数字电路第4章(5加法器)_2
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
和为：
Si Ai Bi (CI )i
COi 与Si 仅仅 是输入Ai 、Bi 的函数
74LS283就是采用这种 超前进位的原理构成的 4 位超前进位加法器， 其内部电路如图所示 超前进位加法器提高 了运算速度，但同时 增加了电路的复杂性， 而且位数越多，电路 就越复杂。
超前进位加法器：74LS283 A3 ∑ A2 CO4 A1 A0 F3 B3 F2 B2 B1 F1 B0 F0 CI0 74LS283逻辑符号
8421码十进制数相加“和数 ” 进位F S3 S2 S1 S 0
分析产生错误的原因：8421BCD码是逢十进一，四 位二进制是逢十六进一，两者进位关系不同，其中 恰好相差6,因此需加6修正。
★ 电路设计 设计两个一位8421BCD码加法电路应由三部分组成。 故修正电路应含一个判 9 电路，当和数大
Y3Y2Y1Y0 DCBA 00DD
输 入（5421） D C B A 输 出（2421） Y3 Y2 Y1 Y0
故实现的电路如图所示
0
0 0 0 0 1
0
0 0 0 1 0
0
0 1 1 0 0
0
1 0 1 0 0
0 1 2 3
0
0 0 0 0 1
0
0 0 0 1 0
0
0 1 1 0 1
0
1 0 1 0 1
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
第四章 组合逻辑电路
本章主要内容
4.1 概述
4.2 组合逻辑电路的分析和设计
4.3 若干常用的组合逻辑电路
4.4 组合逻辑电路中的竞争－冒险现象
§4.3 常用的组合逻辑电路
MSI组合部件具有功能强、兼容性好、体积小、 功耗低、使用灵活等优点，因此得到广泛应用。本 节介绍几种典型MSI组合逻辑部件的功能及应用：
例1: 试用一位全加器完成二进制乘法功能
以两个两位二进制数相乘为例: A = A1 A0 B = B1 B0 P = AB = A1A0 × B1B0 P0 = A0 B0
A1 A0 × B1 B0 A1 B0 A0 B0 + C2 A1 B1 C1 A0 B1 P3 P2 P1 P0
P1 = A1 B0 + A0 B1
入
B 0 0 1 1 0 A 0 1 0 1 0 0 0 0 0 0
输 出
Y3 Y2 Y1 Y0 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1
故实现的电路如图所示
0
0 0
1
1 1
0
1 1
1
0 1
1
1 1
0
0 0
0
0 1
0
1 0
1
1
0
0
0
0
0
1
1
1
0
1
1
0
1
0
例3：采用四位全加器将5421BCD码转换为2421码 解：其真值表如右表所示，则
(CI ) i (CO) i 1 Si Ai Bi (CI ) i (CO)i Ai Bi ( Ai Bi )(CI ) i
(CO)i Gi Pi (CI )i Gi Pi [Gi 1 Pi 1 (CI )i 1 ] Gi Pi Gi 1 Pi Pi 1[Gi 2 Pi 2 (CI )i 2 ] Gi Pi Gi 1 Pi Pi 1Gi 2 Pi Pi 1 Pi 2 P G0 1 Pi Pi 1 Pi 2 P0 (CI ) 0
CI
00 0 0
01 0 1
11 1 1
10 0 1
CO AB BC I ACI AB CI (A B)
CO AB ABC I ABC I AB CI (AB AB) AB CI (A B)
0 1
半加器的输出函数：
S AB AB A B CO AB
0
1
2 3 4 11 12 13
4 8
9 10 11 12
1
0 0
0 1
0 1
1 0
1 0
1 0
1 1
1 1
1 1
1 1
0 0
1 1
0 1
0 1
D
1
1 1
14
15
例4:用四位全加器实现两个8421BCD码加法运算
解:
① 8421BCD码是4位二进制代码组成，两个8421BCD码相 加所表示的1位十进制相加之和只可能在0-19(=9+9+1) 之间。
1、实现两个一位8421BCD加法电路 于9 时对结果加0110，小于等于 9 时加0000。 2、产生修正控制信号 F 3、完成加 6 修正 8421输入 四 位 全 加 器 加0修正 修正控 加6修正 制信号 结果错误 结果正确 四 位 全 加 器
8421输出
8421输入
十进制数 二进制数相加的“和数 ” 进位Co S3 S2 S1 S0
4位二进制加 数A输入端
C3
S3 S2 S1 S0
向高位片的 进位输出 “本位和”输出 端 相加结果读数 为 C3S3S2S1S0
4位二进制加 数B 输入端 低位片进位输入端
三 、用加法器设计组合逻辑电路
如果能将要产生的逻辑函数能化成输入变量与 输入变量相加，或者输入变量与常量相加，则用加 法器实现这样逻辑功能的电路常常是比较简单。 全加器除了作二进制加法外，还可以做乘法运 算、码制变换、及实现8421BCD码的加法运算等。
S ( ABCI AB CI ABCI ABCI ) CO ( AB BCI ACI )
双全加器74LS183的内部电路：
S = (A'B'C'I +A'BCI + AB'CI + ABC'I )' = (A'B'C'I +ABC'I + A'BCI +AB'CI )' = [ (A • B) C'I + (A + B) CI ]' = [ (A + B)' C'I + (A + B) CI ]' = [ (A + B) • CI ]' = (A + B) + CI CO AB
(CO)i Ai Bi ( Ai Bi )(CI )i
输
入
输
出
A
0 0 0 0 1
B
0 0 1 1 0
CI
0 1 0 1 0
S
0 1 1 0 1
CO
0 0 0 1 0
1
1 1
0
1 1
1
0 1
0
0 1
1
1 1
设Gi＝AiBi为进位生成函数， Pi＝ Ai＋BiHale Waihona Puke Baidu进位传递函数， 则上式可写成:
★
★
★ ★
★
编码器 译码器 数据选择器（多路选择器）、数据分配器 加法器 数值比较器
加法器
两个二进制数的加、减、乘、除运算，在计算 机中都化为若干步加法运算进行.因此，加法器是 构成算术运算器的基本单元。
分类：★ 一位加法器
★ 多位加法器
一、1位加法器 1.半加器 半加器是只考虑两个1位二进制数相加，不考虑 低位的进位。 其真值表为：
Σ
Σ
A0 B 0
A1
B1
C1 为A1 B0 + A0 B1的进位位。 C2 为A1 B1 + C1的进位位。
思考:为什么片1的Ci 、片2的B 要接地?
例2. 将BCD的8421码转换为余3码 解：其真值表如右表所示，则
Y3Y2Y1Y0 DCBA 0011
D
输
C 0 0 0 0 1 0 0 0 0 0
输 A 0 0 1 1 入 B 0 1 0 1 输 出 S CO 0 0 1 0 1 0 0 1
输出端的逻辑式为:
S AB AB A B CO AB
逻辑电路及逻辑符号如图所示:
S AB AB A B CO AB
逻辑电路
逻辑符号
S AB 00
0 0 1 1 0 全加器除了加数和被加数外，还 要考虑低位的进位。即:将对应位 1 0 1 0 1 的加数A，B和来自低位的进位CI 三个数相加,得到和S、以及向高 CO AB 位的进位CO. 真值表为: CI 00 0 利用卡诺图，采用合并0的方 法，输出端的逻辑式为: 1 0 0
2. 全加器
CI
01
11
10
输 入 A B CI 0 0 0 0 0 1
输 出 S CO 0 0 1 0
0 0 1 1 1 1
1 1 0 01 0 1 0 1
0 1 0 1 0 1
1 0 1 11 0 1 0 1
0 1 0 10 1 10 1
1
1
1
S (ABCI AB CI ABCI ABCI) CO (AB BCI ACI)
P2 = A1 B1 + C1 P3 = C2
P1不能用与或门实现，与或门 不可能产生进位位。
C1 为A1 B0 + A0 B1的进位位。 C2 为A1 B1 + C1的进位位。
P0
CI A
P1
P2
CO B
CI A
P3
CO B
P0 = A0 B0 P1 = A1 B0 + A0 B1 P2 = A1 B1 + C1 P3 = C2
S A B CI CO AB CI ( A B)
全加器的输出函数：
全加器可由两个半加器和一个或门组成：
A B CI CO （a ）逻辑电路 （b） 逻辑符号 ∑ CO ∑ CO S A B CI ∑
CO
S
CO
二 、多位加法器 1.串行进位加法器（行波进位加法器）
两个多位二进制数相加，必须利用全加器，1位二进制 数相加用1个全加器，n 位二进制数相加用n个全加器。只 要将低位的进位输出CO接到高位的进位输入CI。 下图所示电路为4位全加器，由于低位的进位输出接到 高位的进位输入，故为串行进位加法器。
串行进位加法器结构简单，但运算速度慢（每一 位的相加结果都必须等到低位的进位产生以后才能建 立起来,要经过4级门的延迟时间）。应用在对运算速 度要求不高的场合。
输出逻辑式为：
(CI ) i (CO) i 1 S i Ai Bi (CI ) i (CO) i Ai Bi ( Ai Bi )(CI ) i
2. 超前进位加法器 为了提高速度，若使进位信号不逐级传递，而 是运算开始时，即可得到各位的进位信号，采用这 个原理构成的加法器，就是超前进位（Carry Look －ahead）加法器，也成快速进位（Fast carry）加 法器。
由全加器真值表可知， 高位的进位信号CO的产生 是在两种情况下： ①在A· B＝1； ②在A+B=1, 且CI = 1。 故向高位的进位信号为:
② 两位8421码和的本位最高输出只能是1001，超过 1001必须向高位进位。因此，不能直接用4位全加器实 现两个8421码相加。
③ 需要分析“8421码相加” 和 “二进制相加”的特 点。
十进制数 二进制数相加的“和数 ” 进位Co S3 S2 S1 S0
0 0 0 0 0 0 0 0 0 0 0 ☆当“和数”位于(0-9)时，与两个4位二进制相加结果相 0 0 0 1 0 0 0 1 0 1 0 0 0 0 1 0 同 4 0 1 0 00 0 1 0 0 2 0 + 3 0 0 1 1 0 3 + 0 0 1 10 0 1 1 0111是8421BCD 码的7,结果正确。 0 1 0 0 0 0 1 1 10 1 0 0 7 0 4 0 1 0 1 0 0 1 0 1 0 5 0 1 ☆当6 相加之和(10-15)相加结果错误，需加6修正。 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 0 1 1 0 0 1 产生进位， 6 7 0 1 01 0 1101在8421BCD 0 0 0 0 0 1 1 1 0 本位和正确。 8 + 0 1 01 1 1 0 0 0 + 7 + 0 0 1 0 00 1 1码中是非法码。 0 、 0 1 1 1 0 1 1 3 9 1 1 1 0 10 1 0 1 0 0 1 0 0 0 0 11 0 1 0 1 1 1 ☆相加之和（16-19）产生进位，且结果错误，需加6修正 0 0 0 1 12 0 1 0 0 1 0 1 1 0 0 1 1 本位和不是7 1 0 00 0 0 1 1 813 1 0 00 0 1 1 0 1 结果正确 + 1 0 10 1 1 0 0 0 而是1,结果错 14 + 1 0 00 1 1 1 1 0 + 9 1 0 误。 1 、 10 1 1 0 1 1 715 1、 0 00 1 1 1 1 1 0 0 1 1 0 16 1 1 0 0 0 0 0 1 1 1 17 0 0 0 1 1 1 1 0 0 0 18 0 0 1 0 1 1 19 1 1 1 0 0 1 0 0 1 1
Si Ai Bi (CI )i
COi 与Si 仅仅 是输入Ai 、Bi 的函数
74LS283就是采用这种 超前进位的原理构成的 4 位超前进位加法器， 其内部电路如图所示 超前进位加法器提高 了运算速度，但同时 增加了电路的复杂性， 而且位数越多，电路 就越复杂。
超前进位加法器：74LS283 A3 ∑ A2 CO4 A1 A0 F3 B3 F2 B2 B1 F1 B0 F0 CI0 74LS283逻辑符号
8421码十进制数相加“和数 ” 进位F S3 S2 S1 S 0
分析产生错误的原因：8421BCD码是逢十进一，四 位二进制是逢十六进一，两者进位关系不同，其中 恰好相差6,因此需加6修正。
★ 电路设计 设计两个一位8421BCD码加法电路应由三部分组成。 故修正电路应含一个判 9 电路，当和数大
Y3Y2Y1Y0 DCBA 00DD
输 入（5421） D C B A 输 出（2421） Y3 Y2 Y1 Y0
故实现的电路如图所示
0
0 0 0 0 1
0
0 0 0 1 0
0
0 1 1 0 0
0
1 0 1 0 0
0 1 2 3
0
0 0 0 0 1
0
0 0 0 1 0
0
0 1 1 0 1
0
1 0 1 0 1
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
第四章 组合逻辑电路
本章主要内容
4.1 概述
4.2 组合逻辑电路的分析和设计
4.3 若干常用的组合逻辑电路
4.4 组合逻辑电路中的竞争－冒险现象
§4.3 常用的组合逻辑电路
MSI组合部件具有功能强、兼容性好、体积小、 功耗低、使用灵活等优点，因此得到广泛应用。本 节介绍几种典型MSI组合逻辑部件的功能及应用：
例1: 试用一位全加器完成二进制乘法功能
以两个两位二进制数相乘为例: A = A1 A0 B = B1 B0 P = AB = A1A0 × B1B0 P0 = A0 B0
A1 A0 × B1 B0 A1 B0 A0 B0 + C2 A1 B1 C1 A0 B1 P3 P2 P1 P0
P1 = A1 B0 + A0 B1
入
B 0 0 1 1 0 A 0 1 0 1 0 0 0 0 0 0
输 出
Y3 Y2 Y1 Y0 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1
故实现的电路如图所示
0
0 0
1
1 1
0
1 1
1
0 1
1
1 1
0
0 0
0
0 1
0
1 0
1
1
0
0
0
0
0
1
1
1
0
1
1
0
1
0
例3：采用四位全加器将5421BCD码转换为2421码 解：其真值表如右表所示，则
(CI ) i (CO) i 1 Si Ai Bi (CI ) i (CO)i Ai Bi ( Ai Bi )(CI ) i
(CO)i Gi Pi (CI )i Gi Pi [Gi 1 Pi 1 (CI )i 1 ] Gi Pi Gi 1 Pi Pi 1[Gi 2 Pi 2 (CI )i 2 ] Gi Pi Gi 1 Pi Pi 1Gi 2 Pi Pi 1 Pi 2 P G0 1 Pi Pi 1 Pi 2 P0 (CI ) 0
CI
00 0 0
01 0 1
11 1 1
10 0 1
CO AB BC I ACI AB CI (A B)
CO AB ABC I ABC I AB CI (AB AB) AB CI (A B)
0 1
半加器的输出函数：
S AB AB A B CO AB
0
1
2 3 4 11 12 13
4 8
9 10 11 12
1
0 0
0 1
0 1
1 0
1 0
1 0
1 1
1 1
1 1
1 1
0 0
1 1
0 1
0 1
D
1
1 1
14
15
例4:用四位全加器实现两个8421BCD码加法运算
解:
① 8421BCD码是4位二进制代码组成，两个8421BCD码相 加所表示的1位十进制相加之和只可能在0-19(=9+9+1) 之间。
1、实现两个一位8421BCD加法电路 于9 时对结果加0110，小于等于 9 时加0000。 2、产生修正控制信号 F 3、完成加 6 修正 8421输入 四 位 全 加 器 加0修正 修正控 加6修正 制信号 结果错误 结果正确 四 位 全 加 器
8421输出
8421输入
十进制数 二进制数相加的“和数 ” 进位Co S3 S2 S1 S0
4位二进制加 数A输入端
C3
S3 S2 S1 S0
向高位片的 进位输出 “本位和”输出 端 相加结果读数 为 C3S3S2S1S0
4位二进制加 数B 输入端 低位片进位输入端
三 、用加法器设计组合逻辑电路
如果能将要产生的逻辑函数能化成输入变量与 输入变量相加，或者输入变量与常量相加，则用加 法器实现这样逻辑功能的电路常常是比较简单。 全加器除了作二进制加法外，还可以做乘法运 算、码制变换、及实现8421BCD码的加法运算等。
S ( ABCI AB CI ABCI ABCI ) CO ( AB BCI ACI )
双全加器74LS183的内部电路：
S = (A'B'C'I +A'BCI + AB'CI + ABC'I )' = (A'B'C'I +ABC'I + A'BCI +AB'CI )' = [ (A • B) C'I + (A + B) CI ]' = [ (A + B)' C'I + (A + B) CI ]' = [ (A + B) • CI ]' = (A + B) + CI CO AB
(CO)i Ai Bi ( Ai Bi )(CI )i
输
入
输
出
A
0 0 0 0 1
B
0 0 1 1 0
CI
0 1 0 1 0
S
0 1 1 0 1
CO
0 0 0 1 0
1
1 1
0
1 1
1
0 1
0
0 1
1
1 1
设Gi＝AiBi为进位生成函数， Pi＝ Ai＋BiHale Waihona Puke Baidu进位传递函数， 则上式可写成:
★
★
★ ★
★
编码器 译码器 数据选择器（多路选择器）、数据分配器 加法器 数值比较器
加法器
两个二进制数的加、减、乘、除运算，在计算 机中都化为若干步加法运算进行.因此，加法器是 构成算术运算器的基本单元。
分类：★ 一位加法器
★ 多位加法器
一、1位加法器 1.半加器 半加器是只考虑两个1位二进制数相加，不考虑 低位的进位。 其真值表为：
Σ
Σ
A0 B 0
A1
B1
C1 为A1 B0 + A0 B1的进位位。 C2 为A1 B1 + C1的进位位。
思考:为什么片1的Ci 、片2的B 要接地?
例2. 将BCD的8421码转换为余3码 解：其真值表如右表所示，则
Y3Y2Y1Y0 DCBA 0011
D
输
C 0 0 0 0 1 0 0 0 0 0
输 A 0 0 1 1 入 B 0 1 0 1 输 出 S CO 0 0 1 0 1 0 0 1
输出端的逻辑式为:
S AB AB A B CO AB
逻辑电路及逻辑符号如图所示:
S AB AB A B CO AB
逻辑电路
逻辑符号
S AB 00
0 0 1 1 0 全加器除了加数和被加数外，还 要考虑低位的进位。即:将对应位 1 0 1 0 1 的加数A，B和来自低位的进位CI 三个数相加,得到和S、以及向高 CO AB 位的进位CO. 真值表为: CI 00 0 利用卡诺图，采用合并0的方 法，输出端的逻辑式为: 1 0 0
2. 全加器
CI
01
11
10
输 入 A B CI 0 0 0 0 0 1
输 出 S CO 0 0 1 0
0 0 1 1 1 1
1 1 0 01 0 1 0 1
0 1 0 1 0 1
1 0 1 11 0 1 0 1
0 1 0 10 1 10 1
1
1
1
S (ABCI AB CI ABCI ABCI) CO (AB BCI ACI)
P2 = A1 B1 + C1 P3 = C2
P1不能用与或门实现，与或门 不可能产生进位位。
C1 为A1 B0 + A0 B1的进位位。 C2 为A1 B1 + C1的进位位。
P0
CI A
P1
P2
CO B
CI A
P3
CO B
P0 = A0 B0 P1 = A1 B0 + A0 B1 P2 = A1 B1 + C1 P3 = C2
S A B CI CO AB CI ( A B)
全加器的输出函数：
全加器可由两个半加器和一个或门组成：
A B CI CO （a ）逻辑电路 （b） 逻辑符号 ∑ CO ∑ CO S A B CI ∑
CO
S
CO
二 、多位加法器 1.串行进位加法器（行波进位加法器）
两个多位二进制数相加，必须利用全加器，1位二进制 数相加用1个全加器，n 位二进制数相加用n个全加器。只 要将低位的进位输出CO接到高位的进位输入CI。 下图所示电路为4位全加器，由于低位的进位输出接到 高位的进位输入，故为串行进位加法器。
串行进位加法器结构简单，但运算速度慢（每一 位的相加结果都必须等到低位的进位产生以后才能建 立起来,要经过4级门的延迟时间）。应用在对运算速 度要求不高的场合。
输出逻辑式为：
(CI ) i (CO) i 1 S i Ai Bi (CI ) i (CO) i Ai Bi ( Ai Bi )(CI ) i
2. 超前进位加法器 为了提高速度，若使进位信号不逐级传递，而 是运算开始时，即可得到各位的进位信号，采用这 个原理构成的加法器，就是超前进位（Carry Look －ahead）加法器，也成快速进位（Fast carry）加 法器。
由全加器真值表可知， 高位的进位信号CO的产生 是在两种情况下： ①在A· B＝1； ②在A+B=1, 且CI = 1。 故向高位的进位信号为:
② 两位8421码和的本位最高输出只能是1001，超过 1001必须向高位进位。因此，不能直接用4位全加器实 现两个8421码相加。
③ 需要分析“8421码相加” 和 “二进制相加”的特 点。
十进制数 二进制数相加的“和数 ” 进位Co S3 S2 S1 S0
0 0 0 0 0 0 0 0 0 0 0 ☆当“和数”位于(0-9)时，与两个4位二进制相加结果相 0 0 0 1 0 0 0 1 0 1 0 0 0 0 1 0 同 4 0 1 0 00 0 1 0 0 2 0 + 3 0 0 1 1 0 3 + 0 0 1 10 0 1 1 0111是8421BCD 码的7,结果正确。 0 1 0 0 0 0 1 1 10 1 0 0 7 0 4 0 1 0 1 0 0 1 0 1 0 5 0 1 ☆当6 相加之和(10-15)相加结果错误，需加6修正。 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 0 1 1 0 0 1 产生进位， 6 7 0 1 01 0 1101在8421BCD 0 0 0 0 0 1 1 1 0 本位和正确。 8 + 0 1 01 1 1 0 0 0 + 7 + 0 0 1 0 00 1 1码中是非法码。 0 、 0 1 1 1 0 1 1 3 9 1 1 1 0 10 1 0 1 0 0 1 0 0 0 0 11 0 1 0 1 1 1 ☆相加之和（16-19）产生进位，且结果错误，需加6修正 0 0 0 1 12 0 1 0 0 1 0 1 1 0 0 1 1 本位和不是7 1 0 00 0 0 1 1 813 1 0 00 0 1 1 0 1 结果正确 + 1 0 10 1 1 0 0 0 而是1,结果错 14 + 1 0 00 1 1 1 1 0 + 9 1 0 误。 1 、 10 1 1 0 1 1 715 1、 0 00 1 1 1 1 1 0 0 1 1 0 16 1 1 0 0 0 0 0 1 1 1 17 0 0 0 1 1 1 1 0 0 0 18 0 0 1 0 1 1 19 1 1 1 0 0 1 0 0 1 1