数字日历电路课程设计

课程设计报告

课题：数字日历电路的设计

班级电子0901 学号 ************

学生姓名白冬

专业电子信息工程

系别信息工程系

指导教师电子技术课程设计指导小组

电子信息工程系

2011年12月

数字日历电路

1 设计目的：

（1）、培养理论联系实际的正确设计思想，训练综合运用已经学过的理论和生产实际知识去分析和解决工程实际问题的能力。

（2）、学习较复杂的电子系统设计的一般方法，了解和掌握模拟、数字电路等知识解决电子信息方面常见实际问题的能力，由学生自行设计、自行制作和自行调试。

（3）、培养学生的创新能力。

2 技术指标与设计要求

利用计数器，译码器，数码管等器件，

（1）、技术指标

（1）设计基准脉冲信号产生电路。

（2）能进行年月日的计时以及独立的时间显示电路。

（3）能进行星期的显示。

（4）快速校时。

（2）、设计要求

（1）按照任务书要求，进行电路设计，给出原理框图；

（2）根据原理框图，进行整体电路设计；

（3）安装、设计电路，实现预期功能；

（4）提交格式符合要求、内容完整的设计报告。

3 总体设计

七段数码显译码单元进制计数

秒脉冲

图1：总体框图

(1)．设计构想

利用555构成的多谐振荡电路，震荡周期约为1秒，当做秒脉冲；74LS90为进制加法器，用来计算时分秒；74LS48为译码器，其输入端与74LS90输出端相连，输出端与7段式数码管相连，计数器输出值经译码后，由数码管显示计数。

用74LS161做7进制加法器，做星期计算

(2)．设计所需主要器件:

74LS90，74LS48，74LS161，74LS192，以及七段共阴极显示器

(3)．显示电路

显示电路主要用的是74LS48和七段共阴极显示器，常见的七段数字显示器有半导体数码显示器（LED）和液晶显示器（LCD）等。本实验用共阴极数码管，74LS48输出为高电平有效，和共阴极数码管搭配。

74LS48的逻辑符号和引脚排列图如图所示。

设计出来的显示电路如下图：

(5)分秒计时电路

计时电路分秒计时电路主要用到74LS90,用于构成60进制计数器。74LS90是集成异步非二进制计数器,74LS90具有以下功能：

（1）异步清零。R0(1)、R0(2)为清零输入端，高电平有效。即当R0(1)=R0(2)=1，且S9(1)、S9(2)不全为1时，计数器的输出立即被清零。

（2）异步置9。S9(1)、S9(2)为置9输入端，高电平有效。即当S9(1)=S9(2)=1，且R0(1)、

R0(2)不全为1时，计数器的输出立即被置9（1001）。

（3）正常计数。当异步清零端和异步置9端都无效时，在计数脉冲下降沿作用下，可进行二－五－十进制计数。

（4）保持不变。当异步清零端和异步置9端都无效，且CPA、CPB都为1时，计数器输出保持不变。

74LS90的引脚图以及功能表如下：

分秒的计时采用整体反馈清零法构成60进制加法计数器，是数码显示从0到59。当计数59（01011001）后，再来一个脉冲计数就回到00（00000000），此时产生一个进位信号送给高位，使其计数一次。

设计的电路图如下：

(6)．24时计时电路

小时计时也是用2片74LS90构成24进制计数器，前面的分位的进位信号作为小时位的时钟卖葱，电路图如图：

(7)．年月日计时电路

年月日计时电路主要用74LS192的加法，74LS192是同步十进制可逆计数器，具有以下功能：

（1) CLR=1时异步清零，它为高电平有效。

（2）CLR=0（异步清零无效）、LD=0时异步置数。

(3) CLR=0，LD=1（异步置数无效）且减法时钟CPD=1时，则在加法时钟CPU上升沿作用下，计数器按照8421BCD码进行递增计数：0000～1001。

(4) CLR=0，LD=1且加法时钟CPU＝1时，则在减法时钟CPD上升沿作用下，按照8421BCD 码进行递减计数：1001～0000。

(5) CLR=0，LD=1，且CPU＝1，CPD=1时，计数器输出状态保持不变。

74LS192引脚及功能表：

设计电路如下：

(8)．星期显示电路

星期显示电路主要用74LS161，是同步二进制加计数器，采用74LS161构成小于十六的任意进制同步加法计数器，74LS161具有以下功能：

①异步清零。当CLR=0时，不管其它输入信号的状态如何，计数器输出将立即被置零。

②同步置数。当CLR=1（清零无效）、LD=0时，如果有一个时钟脉冲的上升沿到来，则计数器输出端数据Q3～Q0等于计数器的预置端数据D3～D0。

③加法计数。当CLR=1、LD=1（置数无效）且ET=EP=1时，每来一个时钟脉冲上升沿，计数器按照4位二进制码进行加法计数，计数变化范围为0000～1111。该功能为它的最主要功能。

④数据保持。当CLR=1、LD=1，且ET·EP=0时，无论有没有时钟脉冲，计数器状态将保持不变。

74LS161引脚图以及功能表如下：

在设计过程中星期一至星期六分别用阿拉伯数字“l～6”表示，而星期日则用“8”表示，当计数器输出7（0111）时，将3个输出用与非接到74LS48的LT，这是相当于七段共阴极显示器做灯影测试，即所有灯亮，就是“日”字。

电路图如下：

(9)秒脉冲产生电路

主要采用555定时器构成多谐振荡器，电路原理如下：