四位二进制加法器电工电子课程设计
四位二进制加法器的设计[1]
![四位二进制加法器的设计[1]](https://img.taocdn.com/s3/m/713fdc13866fb84ae45c8d4b.png)
长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
4位二进制全加器的设计
4位二进制全加器的设计摘要加法器是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。
在电子学中，加法器是一种数位电路，其可进行数字的加法计算。
在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。
加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行加法器的资源占用差距也会越来越大。
我们采用4位二进制并行加法器作为折中选择，所选加法器为4位二进制先行进位的74LS283，它从C0到C4输出的传输延迟很短，只用了几级逻辑来形成和及进位输出，由其构成4位二进制全加器，并用proteus进行仿真。
关键字全加器，四位二进制，迭代电路，并行进位，74LS283，proteus仿真总电路设计一、硬件电路的设计该4位二进制全加器以74LS283（图1）为核心，采用先行进位方式，极大地提高了电路运行速度，下面是对4位全加器电路设计的具体分析。
图11）全加器（full-adder ）全加器是一种由被加数、加数和来自低位的进位数三者相加的运算器。
基本功能是实现二进制加法。
全加器的功能表输入输出输入输出逻辑表达式：CIB A S ⊕⊕==AB'CI'+A'BCI'+A'B'CI+ABCI()AB CI B A CO ++=其中，如果输入有奇数个1，则S 为1；如果输入有2个或2个以上的1，则CO=1。
实现全加器等式的门级电路图如图2所示，逻辑符号如图3所示.图2图32）四位二级制加法器 a) 串行进位加法器四位二进制加法器为4个全加器的级联，每个处理一位。
课程设计--四位二进制加减法器
组合逻辑电路课程设计之四位二进制加减法器摘要:加法器即是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
对于4位的二进制加法，相关的有五个的量：1，被加数A ，2，被加数B ，3，前一位的进位CIN ，4，此位二数相加的和S ，5，此位二数相加产生的进位COUT 。
前三个量为输入量，后两个量为输出量，五个量均为4位.本文采用4位二进制并行加法器原理，选择74LS283，74LS283是4位二进制先行进位加法器，它只用了几级逻辑来形成,并连接几个异或门，由其构成4位二进制加法器/减法器，并用Verilog HDL 进行仿真。
关键字:全加器,异或门,74LS283, verilog,加法/减法功能.总的电路设计 一.硬件电路的设计本电路74LS283为核心元件,其逻辑符号为U174LS283DSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07全加器由加位输入X 和Y ,还有进位输入CIN,3个输入的范围是0~3,可以用两个输出位表示.S(全加和)和COUT(送给高位的进位).满足下面等式.CINY CIN X Y X COUT CINY X CIN Y X N CI Y X N CI Y X CIN Y X S ⋅+⋅+⋅=⋅⋅+⋅'⋅'+'⋅⋅'+'⋅'⋅=⊕⊕=实现全加器的电路图如下74LS08D本电路还需要4个异或门,要实现加法器和减法器的双重功能,需要有选择功能端,设A为四位二进制被加数,B为二进制被减数.当使能端为0时,电路实现加法运算,当使能端为1时电路实现减法运算.电路原理图如下1.Multisim原理图2.MAX plus2原理图当A口输入为0011,B口输入为0001,使能端为0时.输出为0100.电路图如下当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.电路图如下二.软件程序设计Verilog HDL语言程序module b(A,B,C,D,E);input[3:0] A,B;input C;output[3:0] D;output E;assign {E,D}=C?(A+B):(A-B);endmodule当A口输入为0011,B口输入为0001,使能端输入为0,输出为0010,仿真图如下.当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.仿真图如下三.总结及心得体会1.通过本次课题设计，自学了一些相关的Verilog语言和MAX+plusII,Multisim 软件的使用方法.2.基本掌握了74LS283的基本原理及使用方法.。
4位二进制并行加法器的设计
实验一4位二进制并行加法器的设计1.实验目的：（1）学习使用Quartus II软件的基本用法（2）了解和掌握VHDL语言的语法规则和编程方法及基本流程（3）了解VHDL语言的基本结构2.实验内容用VHDL语言设计一4位二进制并行加法器。
参考设计思路：加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。
并行进位加法器通常比串行级联加法器占用更多的资源。
随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。
因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。
实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。
3.实验要求（1）编写VHDL程序（2）记录系统仿真，画出时序图（3）记录实验过程中遇到的问题及解决办法4.程序设计5.生成RTL电路图6.仿真波形7.实验心得本周的实验是我学习该门课程进行的第一次实验，在实验过程中遇到了很多问题，比如：对Quartus II软件不熟悉，而且全是英文状态，不会使用软件的功能；编写程序时，多次报错，各种各样报错；编写程序完成后，成功编译了，但不会对仿真赋值等。
最后，我通过反复观看老师发的实验操作案例，并通过百度搜索相关的操作流程，翻阅教科书查找相关的解决方案。
第一次实验难免会遇到困难，最后经过我的不懈努力，终于把问题解决了，实验也很成功。
数电课程设计论文四位二进制加计数器(缺0100,0101,0110,1000,1001)
成绩评定表课程设计任务书摘要本文描述了四位二进制同步加法计数器的功能，并且缺省了状态0100，0101，0110，1000，1001。
计数器初始状态从0000开始，每来一个CP脉冲计数器就加1，当增加到0011时，直接跳到状态0111；再来一个CP脉冲，计数器直接跳到状态1010；当计数器加到1111时，给高位进位的同时计数器归零。
本课程设计分别通过QuartusⅡ和multisim软件设计实现此计时器。
在QuartusⅡ软件中先用VHDL语言描述此计数器，编译完成后，进行波形仿真，最后下载到试验箱中。
在multisim软件中首先设计实现此计数器功能的电路图，然后运行仿真电路图，通过LED灯亮灭的顺序和逻辑分析仪的波形变化情况验证电路图的正确性。
关键词：四位二进制加计数器；QuartusⅡ软件；multisim软件；目录1课程设计目的 (1)2课程设计实现框图 (1)3实现过程 (1)3.1QuartusⅡ实现过程（VHDL） (1)3.1.1建立工程 (2)3.1.2VHDL源程序 (5)3.1.3编译和仿真过程 (6)3.1.4引脚锁定与下载 (9)3.1.5仿真结果分析 (10)3.2Multisim实现过程（电路设计） (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (15)3.2.3逻辑分析仪显示的波形 (16)3.2.4仿真结果分析 (16)4设计体会 (17)5参考文献 (18)1课程设计目的1、了解数字系统设计方法。
2、熟悉VHDL语言及其仿真环境、下载方法。
3、熟悉Multisim环境。
4.设计实现四位二进制加计数器（缺0100,0101,0110,1000,1001）。
2课程设计实现框图图1所示是四位二进制同步加法计数器的结构示意框图。
CP是输入计数脉冲，所谓计数，就是计CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器计满时再来CP脉冲，计数器归零的同时给高位进位，即要送给高位进位信号，图中的输出信号C就是要送给高位的进位信号。
四位二进制加法器课程设计报告.
《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号5月日至 6月日共周目录技术要求·2摘要·2第一章系统概述1、总体设计思想·22、系统框图·33、工作原理·3第二章单元电路设计及分析1、加法器的选择·42、译码器Ⅰ的选择·83、译码器Ⅱ的选择·114、数码管的选择·13第三章系统综述及总体电路图1、系统综述·142、总体电路图·153、仿真结果·15第四章结束语收获与体会·16鸣谢·17附录1、元件材料清单·172、部分元器件引脚图·17参考文献··174位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。
第一章系统概述1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
四位二进制加法器长安大学电工课设
《电工与电子技术基础》课程设计报告题目四位二进制加法器学院（部）汽车学院专业车辆工程班级2011220102学生姓名王理洁学号2011220102346 月24 日至6 月28 日共1 周四位二进制加法器一．主要技术指标和要求：（1）四位二进制加数与被加数输入；（2）二位数码管显示。
二．摘要本设计通过逻辑开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加；然后将输出结果的∑4,∑3,∑2和向高位的进位位C4输入SN74185A将输出结果与∑1组合在一起形成8位8421BCD码；再将该信号的低四位和高四位分别输入一片74LS247型的七段显示译码器译码；最后用两个BS204数码管进行二位显示。
另外还提出了另一种方案，即将加法器输出的∑4,∑3,∑2，∑1和C4直接输入SN74185A进行译码，但是这种方法得到的是5421BCD码，还需进一步处理才能适合显示的需要。
三．总体设计方案论证及选择四位二进制加法器的设计包括：1、四位二进制加数和被加数的输入，2、两个数的相加运算及和的输出，3、将两个数的和通过译码器显示在数码管上。
二进制数的输入可以通过数据开关实现，用加法器可以进行二进制数的加法运算。
两个四位二进制数相加后的和在十进制数的0~30内，要将这个二进制的结果转换成8421BCD码，这需要通过译码器来实现。
对数据译码后即可用合适的数码管与译码器相连，显示数据。
本设计的关键在于将二进制结果转换成8421BCD码的译码器的选用（设计），我小组共提出了两种方案具体如下：方案一：将加法器输出结果∑2,∑3,∑4和向高位的进位位C1由低到高输入SN74185A，再将输出的信号与∑1组成8位8421BCD码。
电路图如下：图1 译码器方案一电路图方案二：将输出信号∑1,∑2,∑3,∑4和向高位的进位位C4直接输入SN74185A进行转换。
4位二进制数加法器实验
《电子线路设计、实验、测试》实验报告实验名称：4位二进制数加法器实验院系：电子信息与通信学院专业班级：电信1401班姓名：XXX学号：xxxxxx时间：地点：南一楼指导教师：2016 年 4 月 13 日4位二进制加法器实验一.实验目的1.熟悉ISE软件的使用2.熟悉并初步掌握Verilog HDL描述电路的方法3.掌握用仿真波形验证电路功能的方法4.熟悉使用ISE软件创建文件并下载到basys2开发板上的过程二.实验内容用ISE软件对4位二进制全加器实验进行仿真，采用4位二进制数加法器的数据流描述方式，由于被加数A和加数B都是4位的，而低位的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。
然后对其进行仿真，最后创建约束文件，生成bit文件下载到basys2开发板上，对开发板进行操作。
三.实验原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
图1为全加器的方框图。
图2全加器原理图。
被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。
能实现全加运算功能的电路称为全加电路。
全加器的逻辑功能真值表如表1中所列。
表1 全加器逻辑功能真值表图1 全加器方框图图2 全加器原理图四位全加器四位全加器如图3所示，四位全加器是由半加器和一位全加器组建而成：图3四位全加器原理图四、实验步骤与要求1.创建一个子目录，并新建一个工程项目。
2.创建一个Verilog HDL文件，并将文件添加到工程项目中并编译整个项目，查看该电路所占用的逻辑单元(Logic Elements,LE)的数量。
3.对设计项目进行时序仿真，记录仿真波形图。
4.根据FPGA开发板使用说明书，对设计文件中的输入、输出信号分配引脚。
即使用开发板上的拨动开关代表电路的输入，用发光二极管(LED)代表电路的输出。
5.重新编译电路，并下载到FPGA器件中。
改变拨动开关的位置，并观察LED灯的亮、灭状态，测试电路的功能。
四位二进制加减法器课程设计
组合逻辑电路的课程设计之4位二进制全加\全减器（改进版——加法器与减法器的复合器）自动化工程学院摘要：加法器是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
常用作计算机算算术逻辑部件，执行逻辑操作、移位与指指令调用。
在电子学中，加法器是一种数位电路，其可进行数字的加法计算。
在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。
加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
简介：对于简单的四位二进制全加器，本文只做简要介绍，因为对于单一的加法器，显然是不够实用的，本文将着重就一种加法器与减法器的组合，即设计电路一个电路实现2个4位符号数（原码表示）的加减运算。
另有一个控制信号select 选择加法运算或减法运算。
若有溢出则产生溢出指示信号。
这种加法器与减法器的复合器将在实际操作中表现的更加的适用。
关键字：四位二进制全加器，四位二进制全减器，原理图Verilog HDL仿真电路的设计：常见的四位二进制全加器，通过两片74 283可以实现全加器的功能，即如下图所示：单一加法器的真值表如图所示：A3 A2 A1 A0 B3 B2 B1 B0 CIN S3 S2 S1 S0 COUT而详细的电路图为：加法器与减法器的复合器：接下来，我将对于这种加法器与减法器的复合器做详细介绍。
对于这种复合器，通过两个片子来实现。
而详细的电路如图所示：通过select作为选择端口，控制select的电平即可对加减复合器的加减功能进行选择，本电路中当当select接高电平是，选择的是加法器，当select接低电平时选择的是减法器，通过改变select的电平，可以轻松实现加法器和减法器的转换。
在用select选择了加法或是减法功能后，在输入端A3A2A1A0与B3B2B1B0分别为两个运算数的二进制代码，以高低电平来代表1或0，实现了目标数的输入。
四位二进制加法器电工电子课程设计
长安大学电子技术课程设计4位二进制加法器专业车辆工程班级22010901姓名韩塽指导教师顾樱华日期2011、6、26目录一、技术要求 (2)二、摘要 (2)三、总体设计方案的论证及选择 (2)1、加法器的选取 (2)2、译码器的选取 (2)3、数码管的选取 (3)四.设计方案的原理框图，总体电路图，接线图及说明 (3)1、总体原理图 (3)2、总体接线图 (4)五.单元电路设计，主要元器件选择与电路参数计算 (4)1、逻辑开关 (4)2、加法器设计 (5)3、译码器设计 (7)4、数码管设计 (9)六、收获与体会 (10)七、参考文献 (11)八、附件（元器件清单） (12)评语 (13)一.技术要求1.四位二进制加数与被加数输入2.二位数码管显示二.摘要该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。
数码显示采用计数器，译码器七段译码显示管来实现。
加法器分为半加器和全加器，半加器只能实现两个一位二进制数的相加，其只考虑两个加数本身的求和而不考虑低位来的进数位。
目前使用最广泛的二进制加法器是二进制并行加法器。
三.总体设计方案的论证及选择1.加法器的选取二进制并行加法器是一种能并行产生两个n位二进制算术和的组合逻辑电路。
按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。
所以根据加法器的工作速度选取超前进位加法器。
这里供选取的超前进位加法器有74LS283，CT74LS283，SN74LS283，DM74LS283，HD74LS283，M74LS283 可供选择。
由于我们是非电专业，对电子器件的选取要求不高，为使设计简单起见所以选74LS283加法器。
2.译码器的选取译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。
4位二进制加法器课程设计
长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财目录一、课题名称与技术要求···························二、摘要·········································三、总体设计方案论证及选择·······················1、方案论证与选择······························2、加法器的选取································3、译码器的选取································4、数码管的选取································四、设计方案的原理框图、总体电路原理图及说明·····1、原理框图····································2、总体电路原理图······························3、说明········································五、单元电路设计、主要元器件选择及电路参数计算···1、单元电路设计································2、主要元器件选择······························六、收获与体会及存在的问题·······················七、参考文献·····································八、附件·········································一、课题名称及技术要求1、课题名称：四位二进制加法器2、技术要求：a、四位二进制加数与被加数输入b、二位数码管显示二、摘要本加法器要实现能够输入加数和被加数，并且还能够将最终结果用二位数码管显示出来的功能。
4位二进制全加器的设计
4位二进制全加器的设计摘要加法器是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。
在电子学中，加法器是一种数位电路，其可进行数字的加法计算。
在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。
加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行加法器的资源占用差距也会越来越大。
我们采用4位二进制并行加法器作为折中选择，所选加法器为4位二进制先行进位的74LS283，它从C0到C4输出的传输延迟很短，只用了几级逻辑来形成和及进位输出，由其构成4位二进制全加器，并用proteus进行仿真。
关键字全加器，四位二进制，迭代电路，并行进位，74LS283，proteus仿真总电路设计一、硬件电路的设计该4位二进制全加器以74LS283（图1）为核心，采用先行进位方式，极大地提高了电路运行速度，下面是对4位全加器电路设计的具体分析。
图11）全加器（full-adder ）全加器是一种由被加数、加数和来自低位的进位数三者相加的运算器。
基本功能是实现二进制加法。
全加器的功能表输入输出输入输出逻辑表达式：CIB A S ⊕⊕==AB'CI'+A'BCI'+A'B'CI+ABCI()AB CI B A CO ++=其中，如果输入有奇数个1，则S 为1；如果输入有2个或2个以上的1，则CO=1。
实现全加器等式的门级电路图如图2所示，逻辑符号如图3所示.图2图32）四位二级制加法器 a) 串行进位加法器四位二进制加法器为4个全加器的级联，每个处理一位。
EDA-四位二进制加法器设计实验步骤
作业2：4位加法器设计（1）任务设计带进位的4位二进制加法器。
（2）要求要考虑低位的进位。
进行仿真。
用ispLSI1016E-80LJ44实现。
步骤一：打开ispDesign EXPERT,单击file，选择new project，弹出如下创建新项目对话框，建子目录，在“保存在（I）”栏，用鼠标点击▼，任选可用区（盘），如 D：区（盘），用鼠标点击从右数的第三个小图标（新建文件夹），自动生成新建文件夹子目录，起一个项目文件夹名（应为便于你记住的英文或拼音），如liu2009，并用鼠标双击文件夹名。
选择 project type：Verilog HDL 。
步骤二：给项目起名（应为便于你记住的英文或拼音，如liu），用鼠标点击保存（S）。
选中器件为ispLSI1016E-80LJ44。
并用鼠标双击下图第一行，并给项目源文件加标题名如liu蓝条示（如将有多个项目源文件，加标题名时要加以区分，这里只针对一题，为了简单，标题名用 liu）。
图1.步骤三：点击Source下拉选New,弹出窗口，选择上面左下角的Verilog Module ，设置名称如图所示：步骤四：在TextEditer中编辑输入Verilog 语言源程序：module liu1(a,b,c1,cout,sum);output cout;output[3:0] sum;input[3:0] a,b;input c1;assign {cout,sum}=a+b+c1;endmodule步骤五：在Text Editor中点File下拉Save As,将源文件Liu1.v存D盘Liu2009,退出。
选择tools ，synplicity synplify synthesis，点击菜单栏上的“P”，ADD ：步骤六：在如下界面下部点击Chang，确认选器件ispLSI1016E-80LJ44,并运行。
通过Done!在该界面点File下拉Save As,以Liu1保存，退出。
电子设计(EDA)实验报告(4位二进制加法器)
电子设计（EDA）实验报告（4位二进制加法器）一、实验名称4位二进制加法器二、实验目的掌握输入编辑原理图文件的方法；掌握编译原理图文件的方法；掌握仿真原理图文件的方法；理解Quartus 2 器件编程的方法三、实验环境计算机与Quartus 2 工具软件四、实验原理图、源程序entity halfadd isport(a1,b1:in bit;s1,c1:out bit);end ;architecture a of halfadd isbeginprocess(a1,b1)begins1<=a1 xor b1 after 10ns;c1<=a1 and b1 after 10ns;end process;end a;entity orgate isport(a,b:in bit;o:out bit);end orgate;architecture a of orgate isbegino<=a or b;end a;entity fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end ;architecture a of fulladd issignal temp_s,temp_c1,temp_c2:bit; component halfaddport(a1,b1:in bit;s1,c1:out bit);end component;component orgate port(a,b:in bit;o:out bit);end component;beginu0:halfadd port map(i1,i2,temp_s,temp_c1);u1:halfadd port map(temp_s,c_in,fs,temp_c2); u2:orgate port map(temp_c1,temp_c2,c_out); end a;entity add4 isport(a,b:in bit_vector(3 downto 0);cin:in bit;fs:out bit_vector(3 downto 0);cout:out bit);end add4;architecture a of add4 issignal temp_co0,temp_co1,temp_co2:bit; component fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end component;beginu0:fulladd port map(a(0),b(0),cin,fs(0),temp_co0);u1:fulladd port map(a(1),b(1),temp_co0,fs(1),temp_co1);u2:fulladd port map(a(2),b(2),temp_co1,fs(2),temp_co2);u3:fulladd port map(a(3),b(3),temp_co2,fs(3),cout);end a;五、实验波形图及分析延迟12.08ns。
最新组合逻辑课程设计4位二进制全加器全减器原创
精品资料组合逻辑课程设计4位二进制全加器全减器原创........................................组合逻辑电路课程设计——4位二进制全加器/全减器作者：学号：课程设计题目要求：1)使用74LS283构成4位二进制全加/全减器。
2)阐述设计思路。
3)列出真值表。
4)画出设计的逻辑图。
5)用VHDL对所画电路进行仿真。
目录摘要加法器是数字系统中产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
例如：为了节省资源，减法器和硬件乘法器都可以用加法器来构成。
但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成主要有两种：并行进位和串行进位。
并行进位加法器设有并行进位产生逻辑，运行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多位加法器。
加法器也是常用作计算机逻辑部件，执行逻辑操作、移位与调用。
此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
本文将采用4位二进制并行加法器作为折中选择，所选加法器为74LS283，74LS283是4位二进制先行进位的加法器，它只用了几级逻辑来形成和及进位输出，故由其构成4位二进制全加器；而四位全减器可以用加法器简单的改造而来，最后本文采用 VHDL对四位全加器/全减器进行仿真。
关键字74LS283全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL1总电路设计1.1硬件电路的设计该4位二进制全加器以74LS283为核心，74LS283芯片引脚图如下图，本文采用先行进位方式，极大地提高了电路运行速度，下面是对4位全加器电路设计的具体分析。
图1.1 74LS283芯片引脚图1.2全加器（full-adder ）全加器是针对超过一位的操作数相加，必须提供位与位之间的进位而设计的一种加法器，具有广泛而重要的应用。
数电课设 四位二进制加法计数器的设计
00
0001
0010
0100
0011
01
0101
0110
1000
0111
11
XXXX
0000
XXXX
XXXX
10
1001
1010
XXXX
1101
图2.1次态 的卡诺图
将上述卡诺图对应拆成四个卡诺图，分别求出 、 、 、 表达式
如下所示：
00
01
11
10
00
0
0
0
0
01
0
0
1
0
11
X
0
X
X
10
1
1
成绩评定表
学生姓名
XXX
班级学号
专业
通信工程
课程设计题目
四位二进制计数器
评语
组长签字：
成绩
日期
20 年 月 日
课程设计任务书
学 院
信息科学与技术
专 业
通信工程
学生姓名
XXX
班级学号
课程设计题目
四位二进制同步加法计数器（缺1011 1100 1110 1111）
实践教学要求与任务:
1.了解数字系统设计方法。
图1.3
图1.4
写入程序，保存程序
图1.5
具体程序如下：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count10 is
port(CP,r:in std_logic;
q:out std_logic_vector(3 downto 0));
原题目：设计一个4位二进制加法器。
原题目：设计一个4位二进制加法器。
设计一个4位二进制加法器介绍本文档将指导你设计一个4位二进制加法器。
在这个项目中，我们会使用电子电路来实现加法操作。
加法器是计算机中最基本的运算单元之一。
加法器接受两个4位的二进制数作为输入，并输出它们的和。
加法器的设计过程涉及到逻辑门的组合来实现二进制加法操作。
设计步骤步骤一：定义输入和输出首先，我们需要定义输入和输出。
在这个项目中，输入是两个4位的二进制数，我们可以用`A[3:0]`和`B[3:0]`来表示。
输出是一个5位的二进制数，我们可以用`S[4:0]`来表示，其中`S[4]`是进位位。
步骤二：实现逻辑门为了实现二进制加法，我们需要将`A`和`B`的各个位相加，并考虑进位的情况。
这可以通过使用多个逻辑门实现。
- 对于每一位的加法，我们可以使用一个半加器（Half Adder）。
半加器有两个输入（`A`和`B`的对应位）和两个输出（和`S`和进位`C`）。
- 进位位可以通过一个全加器（Full Adder）来计算，它还需要一个输入（上一位的进位）。
步骤三：连接逻辑门将多个半加器和一个全加器连接在一起，形成一个4位的加法器。
通过将每个半加器的进位输出连接到下一个半加器的进位输入，可以实现进位的传递。
步骤四：验证设计在设计完成后，我们应该对其进行验证以确保它正常工作。
我们可以使用一些测试用例来验证设计的正确性。
例如，我们可以输入`A = 0010`和`B = 0100`，并确保输出`S = 0110`和进位`C = 0`。
总结设计一个4位二进制加法器涉及到定义输入和输出，实现逻辑门，连接逻辑门和验证设计的步骤。
通过将半加器和全加器连接在一起，我们可以实现二进制加法的功能。
在设计过程中，我们应该遵循相应的标准和规范，并进行适当的验证，以确保设计的正确性和可靠性。
设计一个自己的4位二进制加法器是一个很有趣的项目，可以帮助你更好地理解数字电路和计算机组成原理。
希望这份文档对你有所帮助！。
四位二进制加法器课程设计
长安大学电工与电子技术课程设计四位二进制加法器专业__ 车辆工程__班级姓名指导教师李民日期_2012.6.11~15__目录一、评语 (2)二、题目名称 (2)三、技术要求 (4)四、摘要和前言 (4)五、总体设计方案的论证和选择 (4)1、加法器的选取 (4)2、译码器的选取 (4)3、数码管的选取 (5)六、设计方案的原理，总体电路图 (5)1、总体原理图 (5)2、总体接线图 (6)七、单元电路设计，主要元器件选择与电路参数计算 (6)1、数据开关设计 (6)2、加法器设计 (7)3、译码器设计 (8)4、数码管设计 (11)八、元器件清单 (12)九、收获与体会 (12)十、参考文献 (13)十一、鸣谢 (13)十二、附录 (13)一、题目名称四位二进制加法器二.技术要求1.四位二进制加数与被加数输入2.二位数码管显示三、前言和摘要四位二进制加法器的设计包括：1、四位二进制加数和被加数的输入，2、两个数的相加运算和和的输出，3、将两个数的和通过译码器显示在数码管上。
二进制数的输入可以通过数据开关实现，用加法器可以进行二进制数的加法运算。
两个四位二进制数相加后的和在十进制数的0~30内，其中产生的进位和对十进制数十位的判断和显示是重点和难点，这需要通过译码器来实现。
对数据译码后即可用合适的数码管与译码器相连，显示数据。
四、总体设计方案的论证和元件选择1、加法器的选择在数字系统中，经常需要进行算术运算，逻辑操作和数字大小比较等操作，实现这些运算功能的电路时加法器。
加法器是一种逻辑组合电路，主要功能是实现二进制数的算数加法运算。
加法器有两种基本类型：半加器和全加器。
半加器是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。
全加器是实现两个一位二进制数和低位来的进位数相加，求得和数和向高位进位的逻辑电路。
根据加法器的工作速度选取超前进位加法器。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
长安大学电子技术课程设计4位二进制加法器专业车辆工程班级22010901姓名韩塽指导教师顾樱华日期2011、6、26目录一、技术要求 (2)二、摘要 (2)三、总体设计方案的论证及选择 (2)1、加法器的选取 (2)2、译码器的选取 (2)3、数码管的选取 (3)四.设计方案的原理框图，总体电路图，接线图及说明 (3)1、总体原理图 (3)2、总体接线图 (4)五.单元电路设计，主要元器件选择与电路参数计算 (4)1、逻辑开关 (4)2、加法器设计 (5)3、译码器设计 (7)4、数码管设计 (9)六、收获与体会 (10)七、参考文献 (11)八、附件（元器件清单） (12)评语 (13)一.技术要求1.四位二进制加数与被加数输入2.二位数码管显示二.摘要该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。
数码显示采用计数器，译码器七段译码显示管来实现。
加法器分为半加器和全加器，半加器只能实现两个一位二进制数的相加，其只考虑两个加数本身的求和而不考虑低位来的进数位。
目前使用最广泛的二进制加法器是二进制并行加法器。
三.总体设计方案的论证及选择1.加法器的选取二进制并行加法器是一种能并行产生两个n位二进制算术和的组合逻辑电路。
按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。
所以根据加法器的工作速度选取超前进位加法器。
这里供选取的超前进位加法器有74LS283，CT74LS283，SN74LS283，DM74LS283，HD74LS283，M74LS283 可供选择。
由于我们是非电专业，对电子器件的选取要求不高，为使设计简单起见所以选74LS283加法器。
2.译码器的选取译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。
译码器是组合逻辑电路的一个重要的器件，在显示译码器的选择上有七段译码器和八段译码器。
此处选用七段译码器，可供选择的译码器有74LS247,74LS47,74LS248,74LS48四种种选法，74LS247,74LS47的引脚排列分别与74LS248,74LS48的引脚排列一模一样，两组的功能也差不多。
但74LS247，74LS47控制共阳极数码管，74LS248，74LS48控制共阴极数码管。
最终选取74LS247译码器。
3.数码管的选取数码的显示方式目前以分段式应用最为普遍，按段数可分为七段数码管和八段数码管，八段数码管比七段数码管多一个发光二极管单元（多一个小数点显示）；按能显示多少个“8”可分为1位、2位、4位等等数码管；按发光二极管单元连接方式分为，一是共阳极显示器（发光二极管的阳极都接在一个公共点上），另一是共阴极显示器（发光二极管的阳极都接在一个公共点上，使用时公共点接地）。
此处选七段发光二极管（LED）显示器，LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要有译码功能，还要有相当的驱动能力。
上述选取的74LS247译码器，为了与该译码器配用，因此选取BS204数码管。
四.设计方案的原理框图，总体电路图，接线图及说明总体原理图总体接线图五.单元电路设计，主要元器件选择与电路参数计算1.逻辑开关本设计中共用到8个逻辑开关，用图示四个逻辑开关来控制加数A3，A2，A1，A0的输入。
同理，被加数的输入也如下图所示用到四个逻辑开关，不再作图说明2.加法器设计74LS283的逻辑说明：设有两组数据输入端A3,A2,A1,A0，B3,B2,B1,B0和进位信号输入端C0，求和信号，进位信号分别由S4,S3,S2,S1及C1输出。
图中输入端A3,A2,A1,A0分别接一个逻辑开关，输入端B3,B2,B1,B0分别接另4个逻辑开关，C0接一个逻辑开关。
74LS283是由超前进位电路构成的快速进位的4 位全加器电路，可实现两个四位二进制的全加。
其集成芯片引脚图如上图所示。
加进位输入C0 和进位输出C1主要用来扩大加法器字长，作为组间行波进位之用。
由于它采用超前进位方式，所以进位传送速度快。
74LS283引脚图A3 A2 A1 A0 B3 B2 B1 B0 C1 S4 S3 S2 S10 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 00 0 0 10 0 0 10 0 0 10 0 0 10 0 0 10 0 0 00 0 1 00 0 1 10 1 0 00 1 0 10 1 1 074LS283真值表3.译码器设计（1）本设计所用译码器为五输入，八输出。
功能：通过超前进位二进制并行加法器运算过的和数及进位数输入到译码器，译码器将其译成两组8421码输出十进制数输入输出C1 S4 S3 S2 S1 Y4 Y3 Y2 Y1 X4 X3 X2 X10 1 2 3 4 5 6 7 8 9101112131415161718 011111111111111111111111111111111111111111111111111111111111111111111111111192021222324252627282930 11111111111111111111111111111111111111111111111111111111111111111111（2）74LS247译码器设计74LS247译码器说明：七段显示译码器的主要功能是把8421BCD码译成对应于数码管的7个字段信号，驱动数码管，显示出相应的十进制数码。
A3,A2,A1,A0是8421BCD码的4位输人信号，a,b,c,d,e,f,g是七段译码输出信号，LT，RBI，BI为控制端。
灯测试输人端LT：当LT=0，BI＝1时，无论A3~A0为何种状态，a,b,c,d,e,f,g的状态均为0，数码管七段全亮，显示“8”字形，用以检查七段显示器各字段是否能正常工作。
灭零输入端RBI：当RBI＝0时，且LT＝1，BI＝0时，若A3～A0的状态均为0，则所有光段均灭，在数字显示中用以熄灭不必要的0。
灭灯输人/灭零输出端BI：当BI＝0时，无论LT，RBI 及数码输人A3～A0状态如何，输出a,b,c,d,e,f,g均为1，七段全灭，不显示数字；当BI＝1时，显示译码器正常工作。
74LS247引脚图74LS247功能表4.数码管设计数码管参数（1）8字高度：8字上沿与下沿的距离。
比外型高度小。
通常用英寸来表示。
范围一般为0.25-20英寸。
（2）长*宽*高：长——数码管正放时，水平方向的长度；宽——数码管正放时，垂直方向上的长度；高——数码管的厚度。
（3）时钟点：四位数码管中，第二位8与第三位8字中间的二个点。
一般用于显示时钟中的秒。
半导体七段显示器分为共阴极接法和共阳极接法两种，此处为了与74LS247译码器配套选用BS204共阳极数码管。
即若需某字段亮，则需使该字段为低电平。
发光二级光的正向工作电压一般为1.5V——3V，驱动电流需要几毫安至几十毫安。
在实际应用中，应在每个二极管支路串接限流电阻以防电流过大而损坏二极管。
LED数码管共阳极接法（“0”电平驱动）六．收获与体会通过本次课程设计本次实验设计是我们的第一次实验设计，难免有不足与需要改进的地方。
课程设计实践周，是以学生自己动手动脑，并亲手设计、制作、组装与调试为特色的。
它将基本技能训练，基本工艺知识和创新启蒙有机结合，培养我们的实践能力和创新精神。
作为信息时代的大学生，仅会书本理论是不够的，基本的动手能力是一切工作和创造的基础和必要条件。
这次实践使我对数字电路有了进一步的了解，在设计的过程中，通过翻阅资料，上网搜索，当然也包括问师兄、同学等，我对各电路器件及原理有了更深层次的认识，既增强了我的理解能力，也使我能更好的运用所学的知识。
这次设计过程使我受益匪浅，培养了我的设计思维，增加了动手操作的能力。
最重要的是我明白了自学的重要性，掌握了更为正确的自学方法，这将使我今后离开学校，踏上社会是相当有帮助的。
我深深地意识到了我必须提高我的自学能力。
此外，我还体会到，我们书本上所学的知识和实际的东西相差甚远，我们所不懂的知识还有很多，因此今后我们要更加注重实际方面的锻炼和运用。
在解决问题的过程无疑也是对自己自身专业素质的一种提高与肯定。
此次设计不仅增强了自己在专业设计方面的信心，鼓舞了自己，更是一次兴趣的培养。
这是一次难得的实践！七．参考文献1电子技术/李春茂主编—北京：科学技术文献出版社2006.092电工学第六版下册电子技术主编秦曾煌高等教育出版社3电子技术试验与课程设计主编蔡忠法浙江大学出版社八．元器件明细表元器件清单逻辑开关8个74LS283加法器1个译码器1个74LS247译码器2个BS204数码管2个510欧电阻14个。