时域时钟抖动分析
时钟抖动的4大根本原因及3种查看途径
时钟抖动的4大根本原因及3种查看途径时钟接口阈值区间附近的抖动会破坏ADC的时序。
例如，抖动会导致ADC在错误的时间采样，造成对模拟输入的误采样，并且降低器件的信噪比（SNR）。
降低抖动有很多不同的方法，但是，在get降低抖动的方法前我们必须找到抖动的根本原因！时钟抖动，why？时钟抖动的根本原因就是时钟和ADC之间的电路噪声。
随机抖动由随机噪声引起，主要随机噪声源包括· 热噪声(约翰逊或奈奎斯特噪声)，由载流子的布朗运动引起。
· 散粒噪声，与流经势垒的直流电流有关，该势垒不连续平滑，由载流子的单独流动引起的电流脉冲所造成。
· 闪烁噪声，出现在直流电流流动时。
该噪声由携带载流子的半导体中的陷阱引起，这些载流子在释放前通常会形成持续时间较短的直流电流。
· 爆裂噪声，也称爆米花噪声，由硅表面的污染或晶格错位造成，会随机采集或释放载流子。
查看时钟信号噪声，how？确定性抖动由干扰引起，会通过某些方式使阈值发生偏移，通常受器件本身特性限制。
查看时钟信号噪声通常有三种途径：时域、频域、相位域。
咳咳，敲黑板划重点，以上三种途径的具体方法如下↓↓↓时域图图1. 抖动的时域图时钟抖动是编码时钟的样本（不同周期）间的变化，包括外部和内部抖动。
抖动引起的满量程信噪比由以下公式得出举个栗子，频率为1 Ghz，抖动为100 FS均方根值时，信噪比为64 dB。
在时域中查看时，x轴方向的编码边沿变化会导致y轴误差，幅度取决于边沿的上升时间。
孔径抖动会在ADC输出产生误差，如图2所示。
抖动可能产生于内部的ADC、外部的采样时钟或接口电路。
图2. 孔径抖动和采样时钟抖动的影响图3显示抖动对信噪比的影响。
图中显示了5条线，分别代表不同的抖动值。
x轴是满量程模拟输入频率，y轴是由抖动引起的信噪比，有别于ADC总信噪比。
图3. 时钟抖动随模拟信号增大而提升信噪比由抖动引起的信噪比和有效位数(ENOB)的关系由以下公式定义：SNR = 6.02 N + 1.76 dB其中N =有效位数。
利用频域时钟抖动分析加快设计验证过程
利用频域时钟抖动分析加快设计验证过程安捷伦科技 Akihiko Oginuma2007年6月简介随着数据速率的提高，时钟抖动分析的需求也在与日俱增。
在高速串行数据链路中，时钟抖动会影响发射机、传输线和接收机的数据抖动。
保证时钟质量的测量也在不断发展。
目前的重点是针对比特误码率，在时钟性能和系统性能之间建立直接联系。
我们将探讨参考时钟的作用和时钟抖动对数据抖动的影响，并讨论在E5052B信号源分析仪（SSA）上运行的Agilent E5001A精确时钟抖动分析应用软件所配备的全新测量技术。
该应用软件提供了前所未有的强大能力，可以对随机抖动（RJ）和周期抖动（PJ）分量超低RJ测量和实时抖动频谱分析，使您能够提高设计质量。
我们还将对新解决方案的实时测量功能进行讨论，这一功能能够加快设计验证过程。
参考时钟在高速串行应用中的作用图1是参考时钟的主要分量。
发射机通常将一组速率较低的并行信号转换成串行数据流。
信号经过一条包括多个背板和电缆的传输通道进行传送。
接收机通常会解释输入的串行数据，从中分离出时钟，再把串行数据重新转换成并行数据流。
在许多诸如此类的说明中，参考时钟更多地被视为一种分量但不是主要分量，而在高速串行数据系统中，我们必须承认参考时钟是一种主要分量。
通常，参考时钟的振荡速率远远低于数据速率，但它会在发射机中成倍增长。
发射机使用参考时钟来确定串行数据流中的逻辑变换定时。
发射的数据中包括参考时钟的特征。
在接收机中可能会出现两种不同的情况。
如果未分配参考时钟，则接收机会利用锁相环（PLL）从数据流中还原时钟――并利用该时钟定位采样时间点。
如果已分配参考时钟，则接收机会同时使用数据信号和参考时钟来定位采样点。
图1.参考时钟的作用时钟抖动对发射机数据抖动的影响参考时钟是最终的系统定时源。
它为发射机、已分配和未分配的时钟系统提供时基，而接收机的时钟恢复电路可以重现参考时钟特征。
现在我们将探讨时钟抖动如何在系统发射机中进行传输。
时钟抖动时域分析
时钟抖动时域分析，第 2 部分作者：Thomas Neu，德州仪器(TI) 系统与应用工程师滤波采样时钟测量我们建立了一个试验，目的是检查测得时钟相位噪声与提取自ADC 测得SNR 的时钟抖动的匹配程度。
如图11 所示，一个使用Toyocom 491.52-MHz VCXO 的TI CDCE72010 用于产生122.88-MHz 采样时钟，同时我们利用Agilent 的E5052A 来对滤波相位噪声输出进行测量。
利用一个SNR 主要受限于采样时钟抖动的输入频率对两种不同的TI 数据转换器（ADS54RF63 和ADS5483）进行评估。
快速傅里叶变换(FFT) 的大小为131000 点。
图11 滤波后时钟相关性测试装置结构图12 所示曲线图描述了滤波后CDCE72010 LVCMOS 输出的测得输出相位噪声。
131000 点的FFT 大小将低积分带宽设定为~500 Hz。
积分上限由带通滤波器设定，其影响在相位噪声曲线图中清晰可见。
超出曲线图所示带通滤波器限制的相位噪声为E5052A 的噪声底限，不应包括在抖动计算中。
滤波后相位噪声输出的积分带来~90 fs 的时钟抖动。
图12 滤波后时钟的测得相位噪声接下来，我们建立起了热噪声基线。
我们直接从~35 fs 抖动的时钟源生成器使用滤波后采样时钟对两种ADC 采样，而CDCE72010 被绕过了。
将输入频率设定为10 MHz，预计对时钟抖动SNR 无影响。
然后，通过增加输入频率至SNR 主要为抖动限制的频率，确定每个ADC 的孔径抖动。
由于采样时钟抖动远低于估计ADC 孔径抖动，因此计算应该非常准确。
另外还需注意，时钟源的输出振幅应会增加（但没有多到超出ADC 的最大额定值），从而升高时钟信号的转换率，直到SNR 稳定下来为止。
我们知道时钟源生成器滤波后输出的外部时钟抖动为~35 fs，因此我们可以利用测得的SNR 结果，然后对第 1 部分（请参见参考文献1）中的方程式1、2 和3 求解孔径抖动值，从而计算得到ADC 孔径抖动，请参见下面的方程式4。
抖动测量与分析
抖动的测量与分析一、时钟抖动时钟是广泛用于计算机、通讯、消费电子产品的元器件，包括晶体振荡器和锁相环，主要用于系统收发数据的同步和锁存。
如果时钟信号到达接收端时抖动较大，可能出现：并行总线中数据信号的建立和保持时间余量不够、串行信号接收端误码率高、系统不稳定等现象，因此时钟抖动的测量与分析非常重要。
1、时钟抖动的分类时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。
Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。
2、时钟抖动的测量对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。
3种时钟抖动可以调用示波器的抖动包中的TIE、Period和Cycle to cycle函数进行测试。
3、时钟抖动的应用范围在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。
TIE抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE抖动的要求。
对于串行收发器的参考时钟，通常测量其TIE抖动。
在并行总线系统中，通常重点关注Period Jitter和Cycle to cycle jitter。
4、时钟抖动的分析在时钟抖动测量时，可以在三个域分析抖动，即在时域分析抖动追踪（jitter track/trend）、在频域观察抖动的频谱、在统计域分析抖动的直方图。
二、串行数据抖动1、数据抖动的分类和来源业界通常把串行数据的抖动分解为：在力科SDA系列示波器中使用了‘normalized Q-scale method’（简称NQ-Scale方法）来求解Tj。
时间抖动（jitter）的概念及其分析方法
时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GH z级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。
在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。
不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。
有资料表明在3GH z以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。
本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。
本文介绍了时间抖动（jitter）的概念及其分析方法。
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。
关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500ns 有一个跳变沿。
但不幸的是，这种信号并不存在。
如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。
这种不确定就是抖动。
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。
在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。
图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。
时间抖动(jitter)的概念及其分析方法
时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。
在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。
不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。
有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。
本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。
本文介绍了时间抖动（jitter）的概念及其分析方法。
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。
关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。
但不幸的是，这种信号并不存在。
如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。
这种不确定就是抖动。
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。
在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。
图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。
确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。
随机抖动是指由较难预测的因素导致的时序变化。
例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。
微电子电路中的时钟信号抖动分析与优化方法研究
微电子电路中的时钟信号抖动分析与优化方法研究引言：时钟信号在微电子电路中起着至关重要的作用，它是整个系统的节拍，负责同步各个模块的工作。
然而，由于各种因素的干扰，时钟信号会产生抖动，导致系统性能下降。
因此，对时钟信号的抖动进行分析和优化成为微电子电路设计中的重要课题。
一、时钟信号抖动的来源时钟信号抖动是指时钟信号的周期性变化，主要有以下几个来源：1. 环境干扰：温度变化、电磁辐射等环境因素会对时钟信号产生影响，导致抖动。
2. 电源噪声：电源的不稳定性会引起时钟信号的抖动。
3. 器件非线性：微电子器件的非线性特性会对时钟信号产生影响，引起抖动。
4. 时钟信号传输线路：传输线路的噪声、阻抗不匹配等因素也会导致时钟信号的抖动。
二、时钟信号抖动的影响时钟信号抖动对微电子电路的性能有着重要的影响，主要体现在以下几个方面：1. 时序错误：时钟信号抖动会导致时序错误，使得电路无法按照设计要求正常工作。
2. 时钟偏移：时钟信号抖动会引起时钟频率的偏移，导致电路的时钟周期不稳定。
3. 噪声干扰：时钟信号抖动会引入噪声，影响电路的信号完整性和稳定性。
4. 能耗增加：时钟信号抖动会导致电路频繁切换，增加功耗。
三、时钟信号抖动分析方法为了准确分析时钟信号的抖动情况，可以采用以下几种方法：1. 时钟抖动测量仪器：使用专门的时钟抖动测量仪器，通过测量时钟信号的抖动参数，如峰峰值、均方根值等，来评估抖动情况。
2. 时钟抖动仿真工具：利用电路仿真软件，对时钟信号进行仿真分析，得到时钟信号的波形和频谱，进而分析抖动情况。
3. 时钟抖动模型：建立时钟信号的抖动模型，通过数学方法进行分析，得到时钟信号的抖动特性。
四、时钟信号抖动优化方法为了降低时钟信号的抖动，可以采用以下几种优化方法：1. 电源和地线设计：合理设计电源和地线，减小电源噪声对时钟信号的影响。
2. 环境隔离：采用屏蔽罩、隔离层等措施，减少环境因素对时钟信号的干扰。
3. 时钟信号传输线路设计：采用匹配阻抗、减小传输线路长度等措施，降低传输线路对时钟信号的影响。
时域时钟抖动分析(一)
时域时钟抖动分析(一)本页仅作为文档封面，使用时可以删除This document is for reference only-rar21year.March时域时钟抖动分析（一）新型的高速ADC 都具备高模拟输入带宽（约为最大采样频率的3 到6 倍），因此它们可以用于许多欠采样应用中。
ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。
在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。
本系列文章共有三部分，“第1 部分”重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC 的孔径抖动组合。
在“第2 部分”中，该组合抖动将用于计算ADC 的SRN，然后将其与实际测量结果对比。
“第3 部分”将介绍如何通过改善ADC 的孔径抖动来进一步增加ADC 的SNR，并会重点介绍时钟信号转换速率的优化。
采样过程回顾根据Nyquist-Shannon 采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。
假设以100 MSPS 的速率对高达10MHz 的输入信号采样，则不管该信号是位于1 到10MHz 的基带（首个Nyquist 区域），还是在100 到110MHz 的更高Nyquist 区域内欠采样，都没关系（请参见图1）。
在更高（第二个、第三个等）Nyquist 区域中采样，一般被称作欠采样或次采样。
然而，在ADC 前面要求使用抗混叠过滤，以对理想Nyquist 区域采样，同时避免重建原始信号过程中产生干扰。
图1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点时域抖动仔细观察某个采样点，可以看到计时不准（时钟抖动或时钟相位噪声）是如何形成振幅变化的。
时钟抖动测试方法
时钟抖动测试方法
时钟抖动测试是一种用于测试时钟稳定性的方法。
时钟抖动是指时钟
信号在短时间内发生的微小波动，这种波动可能会导致系统出现错误。
因此，时钟抖动测试对于保证系统的稳定性和可靠性非常重要。
时钟抖动测试的方法有很多种，下面介绍一种常用的方法：
1. 准备测试设备：需要一台高精度的频率计和一台信号发生器。
2. 设置信号发生器：将信号发生器的频率设置为需要测试的时钟频率，并将输出信号连接到频率计上。
3. 测量时钟频率：使用频率计测量时钟的频率，并记录下来。
4. 生成测试信号：使用信号发生器生成一个频率为1Hz的正弦波信号，并将其连接到示波器上。
5. 观察示波器波形：在示波器上观察正弦波信号的波形，如果波形出
现了明显的抖动，则说明时钟存在抖动问题。
6. 分析测试结果：根据示波器上观察到的波形，可以分析出时钟的抖
动情况。
如果抖动很小，则说明时钟稳定性较好；如果抖动较大，则需要进一步调整时钟频率或者更换时钟源。
需要注意的是，时钟抖动测试需要在实验室等稳定的环境下进行，避免外界干扰对测试结果的影响。
此外，测试时钟的频率应该尽量接近实际使用时钟的频率，以保证测试结果的准确性。
总之，时钟抖动测试是一项非常重要的测试工作，可以帮助我们保证系统的稳定性和可靠性。
通过上述方法进行测试，可以有效地检测时钟抖动问题，并及时采取措施进行调整，从而提高系统的性能和可靠性。
时钟的抖动测量与分析
时钟的抖动测量与分析和分解时钟的抖动可以分为随机抖动（Random Jitter，简称Rj）和固有抖动（Deterministic jitter），随机抖动的来源为热噪声、Shot Noise 和FlickNoise，与电子器件和半导体器件的电子和空穴特性有关，比如ECL 工艺的PLL 比TTL 和CMOS 工艺的PLL 有更小的随机抖动；固定抖动的来源为：开关电源噪声、串扰、电磁干扰等等，与电路的设计有关，可以通过优化设计来改善，比如选择合适的电源滤波方案、合理的PCB 布局和布线。
和串行数据的抖动分解很相似，时钟的抖动可以分为Dj 和Rj。
但不同的是，时钟的固有抖动中通常只有周期性抖动（Pj），不包括码间干扰（ISI）。
当时钟的上下边沿都用来锁存数据时占空比时钟（DCD）计入固有抖动，否则不算固有抖动。
时钟抖动测量方法在上个世纪90 年代，抖动的测量方法非常简单,示波器触发到时钟的一个上升沿，使用余辉模式，测量下一个上升沿余辉在判定电平上（通常为幅度的50％）的水平宽度。
测量水平宽度有两种方法。
第一种使用游标测量波形边沿余辉的宽度，如下图4 所示。
由于像素偏差或屏幕分辨率(量化误差) 会降低精度，而且引入了触发抖动，所以这种方法误差较大。
第二种使用直方图，对边沿余辉的水平方向进行直方图统计，如下图5 所示。
测量直方图的最左边到最右边的间距即为抖动的峰峰值（168 皮秒）。
这种方法的缺点是：引入了示波器的触发抖动；一次只测量一个周期，测试效率低，某些出现频率低的抖动在短时间内不能测量到。
随着测试仪器技术的发展与进步，目前，示波器的抖动分析软件不再是测量一两个周期波形后分析抖动，而是一次测量多个连续比特位，计算与统计所有比特位的抖动，测量的数据量非常大、效率非常高。
如下图6 所示为某50MHz时钟的Period 抖动测试，示波器的抖动测试软件可以一次测量所有周期的周期值，计算出抖动的峰峰值与有效值。
时钟抖动定义与测量方法
时钟抖动定义与测量方法引言以5G无线技术、电动汽车和先进移动设备为代表的应用大趋势正影响着全球社会，并将重塑未来的各个产业。
这些大趋势为电子产品，尤其是传感器和MEMS，提供了巨大的商机。
SiTime作为MEMS时钟解决方案的领先供应商，已经出货超过20亿颗MEMS时钟器件，拥有超过90％的MEMS时钟器件市场份额.。
SiTime的使命是为5G通讯、移动物联网、汽车和工业市场的客户解决最具挑战的时钟问题。
1、抖动的定义今天我们就来聊聊时钟抖动的定义与测量方法抖动是时钟信号边沿事件的时间点集合相对于其理想值的离散时序变量。
时钟信号中的抖动通常是由系统中的噪声或其他干扰导致的。
具体因素包括热噪声、电源变化、负载条件、器件噪声以及相邻电路耦合的干扰等。
2、抖动类型时钟信号抖动定义有多种主要如下：周期抖动(Period Jitter）相邻周期抖动(Cycle to Cycle Period Jitter)长期抖动 (Long Term Jitter)相位抖动 (Phase Jitter)时间间隔误差 (Time Interval Error or TIE)2.1 周期抖动周期抖动是时钟信号的周期时间相对于一定数量、随机选定的理想时钟信号周期的偏差。
如果我们能对一定数量的时钟周期进行测量，就可以计算出这一段时间测量窗口内的平均时钟周期以及其标准偏差与峰峰值。
我们通常将标准偏差和峰峰值分别称作RMS 值和Pk-Pk 周期抖动。
许多已发表的文献中往往将周期抖动定义为测得的时钟周期与理想周期之间的差异，但在实际应用中，想要量化理想周期往往有困难。
如果用示波器观察设定频率为 100 MHz 的振荡器的输出，测得的平均周期可能是9.998 ns，而非理想周期的10 ns。
因此，在实际测量中可将测量时间窗口内的平均周期视为理想周期。
2.1.1 周期抖动应用周期抖动在数字系统中的时序冗余度计算方面非常实用。
例如，在一个基于微处理器的系统中，处理器在时钟上升之前需要 1 ns的数据建立时间。
芯片设计中的电源噪声与时钟抖动分析
芯片设计中的电源噪声与时钟抖动分析芯片设计是现代电子工程中不可或缺的一环。
在设计芯片时，我们需要考虑到各种因素，其中电源噪声和时钟抖动是两个非常重要的问题。
本篇文章将深入探讨芯片设计中的电源噪声与时钟抖动分析，并提供一些解决方案。
一、电源噪声分析电源噪声是指芯片工作时由于电源的不纯净而带入的干扰信号。
这种噪声可能会对芯片的正常工作产生严重影响，例如引起系统运行不稳定、降低信号质量等。
因此，在芯片设计中，电源噪声的分析至关重要。
为了准确分析电源噪声，我们可以采取以下步骤：1. 电源噪声源的识别：首先，我们需要确定电源噪声的来源。
常见的电源噪声源包括开关电源、电感、电容、线路阻抗不匹配等。
通过仔细分析电路图和布线，我们可以确定噪声源，并有针对性地进行优化。
2. 噪声的测量与分析：使用专业的仪器，如示波器、频谱分析仪等，可以准确测量电源噪声。
通过分析频谱图，我们可以了解噪声的频段、幅度等信息，从而有针对性地进行改进。
3. 降低噪声的方法：一旦确定了电源噪声的源头和特性，我们可以采取一些措施来降低噪声。
例如，可以优化电源线路的布局，添加滤波器或稳压器，使用地平面铺铜等。
这些方法可以有效地减小电源噪声。
二、时钟抖动分析时钟抖动是指时钟信号的不稳定性，它可能会导致芯片工作的时序错误。
特别是在高频率信号的处理中，时钟抖动的问题更为严重。
因此，时钟抖动的分析和处理在芯片设计中也非常重要。
为了准确分析时钟抖动，我们可以采取以下步骤：1. 时钟信号的测量：通过使用专业的时钟测试仪器，如相位噪声测试仪等，可以准确测量时钟信号的抖动情况。
通过测量结果，我们可以了解到时钟信号的稳定性，并评估其对芯片性能的影响。
2. 抖动分析与改进：根据测量结果，我们可以对抖动进行分析，并找出其产生的原因。
可能的原因包括时钟源的噪声、布线不佳、时钟网络的不匹配等。
通过合理优化时钟源和布线，并采取一些抑制抖动的技术手段，如使用PLL锁相环等，可以有效降低时钟抖动。
电子论文-高速互联链路中参考时钟的抖动分析与测量
高速互联链路中参考时钟的抖动分析与测量中兴&力科 高速信号测试技术联合实验室 陈明华 张昌骏摘要在高速互联链路中，发送器的参考工作时钟的抖动是影响整个系统性能的关键因素之一。
本文对时钟抖动的主要概念、测试方法及注意事项、测试难点进行分析和探讨。
高速互联链路介绍任何一个通信链路都包含三个部分：发送器（TX）、媒质（信道）、接收器（RX）。
对于高速的串行互联链路也包含这三个部分，如下图1所示为一个典型的高速互联链路的结构图。
其中发送器包括了：并行转换串行、编码（比如8b10b编码）、发送信号优化（如预加重）、发送驱动等功能。
接收器包括了：时钟恢复、数据恢复、接收信号优化（如均衡）、串行转化并行、解码等功能。
传输通道则由印刷电路板的走线、过孔、连接器、插卡的金手指、电缆、光纤等组成。
从整个链路的组成来看，发送器参考时钟的抖动在串并转换时就引入到整个链路中，影响着TX端发送出的数据的抖动，而接收器要从这些数据中恢复出时钟来进行后续的处理。
可以看出发送器参考时钟的性能对整个链路的性能起到很关键的作用。
本文从时钟抖动的相关概念、测试实例、测试注意事项、测试难点几方面对时钟抖动测试进行分析和探讨。
图1：串行互联链路的结构示意图三种时钟抖动的定义，峰峰值与有效值时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
如图2所示TIE 抖动的示意图，I1、I2、I3、In-1、In 是时钟第一个到第n 个上升沿与理想时间位置的偏差，将I1、I2到In 进行数理统计，在所有样本的找出最大值和最小值，两者相减可以得到TIE 抖动的峰峰值，即：假设N为测量的样本总数，抖动的平均值可表示为：抖动的有效值（即RMS 值）为所有样本的1个Sigma 值，即：周期抖动（Period Jitter ）是多个周期内对时钟周期的变化进行统计与测量的结果。
时钟的抖动及相噪分析
时钟的抖动及相噪分析抖动测量一直被称为示波器测试测量的最高境界。
传统最直观的抖动测量方法是利用余辉来查看波形的变化。
后来演变为高等数学概率统计上的艰深问题，抖动测量结果准还是不准的问题就于是变得更加复杂。
时钟的特性可以用频率计测量频率的稳定度，用频谱仪测量相噪，用示波器测量TIE 抖动、周期抖动、cycle-cycle抖动。
但是时域测量方法和频域测量方法的原理分别是什么？ TIE抖动和相噪抖动之间的关系到底是怎么推导的呢？抖动是衡量时钟性能的重要指标，抖动一般定义为信号在某特定时刻相对于其理想位置的短期偏移。
这个短期偏移在时域的表现形式为抖动（下文的抖动专指时域抖动），在频域的表现形式为相噪。
本文主要探讨下时钟抖动和相噪以及其测量方法，以及两者之间的关系。
1 抖动介绍抖动是对时域信号的测量结果，反映了信号边沿相对其理想位置偏离了多少。
抖动有两种主要成分：确定性抖动和随机抖动。
确定性抖动是可以重复和预测的，其峰峰值是有界的，通常意义上的DJ是指其pk-pk值；随机抖动是不能预测的定时噪声，分析时一般使用高斯分布来近似表征，理论上可以偏离中间值无限大，所以随机抖动是没有峰到峰边界的，通常意义上的RJ指标是指其RMS值，可以根据其RMS值推算其在一定误码率时的值。
目前最常用的分析方法是使用双狄拉克模型。
该模型假定概率密度函数两侧的尾部是服从高斯分布的，高斯分布很容易模拟，并且可以向下推算出较低的概率分布。
总抖动是RJ和DJ概率密度函数的卷积。
但是，业界对于高斯分布能否精确地描绘随机抖动直方图的尾部还存在争议。
真正的随机抖动是遵守高斯分布的，但实际的测量中多个低幅度的DJ会卷积到一个分布函数，这导致测量出的概率密度分布的中心接近高斯分布，而尾部却夹杂了一些DJ。
所以，真正的RJ可能只占高斯模型的抖动的一部分，测量中RJ可能被放大了，同时总抖动也会被放大。
2 抖动测量时钟抖动通常有三种测量方法，对应于TIE（Time Interval Error 时间间隔误差）、period（周期抖动）和Cycle-Cycle（相邻周期抖动）三种抖动指标。
时钟的抖动及相噪分析
时钟的抖动及相噪分析动测量一直被称为示波器测试测量的最高境界。
传统最直观的抖动测量方法是利用余辉来查看波形的变化。
后来演变为高等数学概率统计上的艰深问题，抖动测量结果准还是不准的问题就于是变得更加复杂。
时钟的特性可以用频率计测量频率的稳定度，用频谱仪测量相噪，用示波器测量TIE抖动、周期抖动、cycle-cycle抖动。
但是时域测量方法和频域测量方法的原理分别是什么? TIE抖动和相噪抖动之间的关系到底是怎么推导的呢? ScopeArt先生就常遇到类似的问题，为此，特向本文作者主动邀稿。
作者是高人，但很低调。
他为此文花费了很多时间，最终奉献给大家的这篇文章很干货。
希望对仍然纠结在抖动的迷雾中的朋友们有所启发。
抖动是衡量时钟性能的重要指标，抖动一般定义为信号在某特定时刻相对于其理想位置的短期偏移。
这个短期偏移在时域的表现形式为抖动(下文的抖动专指时域抖动)，在频域的表现形式为相噪。
本文主要探讨下时钟抖动和相噪以及其测量方法，以及两者之间的关系。
1、抖动介绍抖动是对时域信号的测量结果，反映了信号边沿相对其理想位置偏离了多少。
抖动有两种主要成分：确定性抖动和随机抖动。
确定性抖动是可以重复和预测的，其峰峰值是有界的，通常意义上的DJ是指其pk-pk值;随机抖动是不能预测的定时噪声，分析时一般使用高斯分布来近似表征，理论上可以偏离中间值无限大，所以随机抖动是没有峰到峰边界的，通常意义上的RJ指标是指其RMS值，可以根据其RMS值推算其在一定误码率时的值。
目前最常用的分析方法是使用双狄拉克模型。
该模型假定概率密度函数两侧的尾部是服从高斯分布的，高斯分布很容易模拟，并且可以向下推算出较低的概率分布。
总抖动是RJ和DJ概率密度函数的卷积。
但是，业界对于高斯分布能否精确地描绘随机抖动直方图的尾部还存在争议。
真正的随机抖动是遵守高斯分布的，但实际的测量中多个低幅度的DJ会卷积到一个分布函数，这导致测量出的概率密度分布的中心接近高斯分布，而尾部却夹杂了一些DJ。
时钟的抖动测量与分析
时钟的抖动测量与分析时钟抖动的分类与定义时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。
Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。
对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。
如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。
图1：三种时钟抖动的计算方法时钟抖动的应用范围在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。
TIE抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE抖动的要求。
对于串行收发器的参考时钟，通常测量其TIE抖动。
如下图2所示，在2.5Gbps的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz后，为Serializer（并行转串行电路）提供时钟。
当参考时钟抖动减小时，TX输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE抖动。
另外，用于射频电路的时钟通常也需测量其TIE抖动（相位抖动）。
在并行总线系统中，通常重点关注period jitter和cycle to cycle jitter。
比如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片的IO Buffer，第二个脉冲将数据锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟（flight time）过大时，数据的建立时间不够，传输延迟过小时，数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。
时钟抖动和时钟偏斜(北大学子最透彻的讲解)
系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。
但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。
所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。
如下图所示：除此之外，还有一种由于周期内信号的占空比发生变化而引起的抖动，称之为半周期抖动。
总的来说，jitter可以认为在时钟信号本身在传输过程中的一些偶然和不定的变化之总和。
时钟偏斜(skew)是指同样的时钟产生的多个子时钟信号之间的延时差异。
它表现的形式是多种多样的，既包含了时钟驱动器的多个输出之间的偏移，也包含了由于PCB走线误差造成的接收端和驱动端时钟信号之间的偏移。
时钟偏斜指的是同一个时钟信号到达两个不同寄存器之间的时间差值，时钟偏斜永远存在，到一定程度就会严重影响电路的时序。
如下图所示：信号完整性对时序的影响，比如串扰会影响微带线传播延迟；反射会造成数据信号在逻辑门限附近波动，从而影响最大/最小飞行时间；时钟走线的干扰会造成一定的时钟偏移。
有些误差或不确定因素是仿真中无法预见的，设计者只有通过周密的思考和实际经验的积累来逐步提高系统设计的水平。
Clock skew 和Clock jitter 是影响时钟信号稳定性的主要因素。
很多书里都从不同角度里对它们进行了解释。
其中“透视”一书给出的解释最为本质：1. Clock Skew: The spatial variation in arrival time of a clock transition on anintegrated circuit;2. Clock jitter: The temporal vatiation of the clock period at a given point on the chip;简言之，skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定（uncertainty)。
电子计数器扩频装置的时钟抖动分析与抑制技术研究
电子计数器扩频装置的时钟抖动分析与抑制技术研究电子计数器是一种广泛应用于科学研究、电子测量和通信系统中的仪器，用于实时测量和记录信号的频率及周期。
然而，电子计数器的时钟抖动问题一直限制了测量精度的进一步提高。
为了解决这一问题，本文将对电子计数器扩频装置的时钟抖动进行分析，并讨论一些常用的抑制技术。
首先，我们需要了解时钟抖动的概念。
时钟抖动是指时钟信号的频率或相位因各种因素而发生随机变化的现象。
时钟抖动会对电子计数器的测量精度产生负面影响，特别是在高频率和高分辨率的测量中。
因此，减小时钟抖动对于提高电子计数器的精度至关重要。
一种常见的时钟抖动产生原因是由于信号源的压摆率不稳定性引起的。
压摆率不稳定性指的是信号源输出的电压变化率不均匀，这会导致时钟信号的频率变化。
另外，时钟信号的传输线路也会引入时钟抖动。
传输线路中的噪声、干扰和信号反射都会导致时钟信号的抖动。
因此，在设计电子计数器时，我们需要考虑这些因素并采取相应的抑制措施。
为了抑制时钟抖动，可以采取以下技术手段：1. 优化时钟源的设计：选择具有稳定压摆率的高质量时钟源，或者在时钟源的输出端加入稳压电路，以减小压摆率不稳定性对时钟信号的影响。
此外，合理设计时钟信号的传输线路，减小信号传输中的噪声和干扰。
2. 使用锁相环技术：锁相环（PLL）是一种常用的时钟抖动抑制技术。
通过锁相环技术，将时钟信号与参考信号进行比较和调整，使输出时钟信号与参考信号保持相位和频率同步。
锁相环技术可以显著减小时钟抖动，并提高电子计数器的测量精度。
3. 采用数字滤波器：数字滤波器可以用于抑制时钟抖动对信号测量结果的影响。
通过对计数器输出信号进行滤波，可以去除由于时钟抖动引起的测量误差。
数字滤波器可以根据时钟抖动的频率特性进行设计，以最大程度地抑制时钟抖动对信号测量的干扰。
4. 优化电路布局和接地：合理的电路布局和接地设计可以有效减小时钟抖动。
通过减少电路板上的信号回流路径和电磁干扰源，可以降低时钟信号的噪声和抖动。
时钟抖动的定义与测量方式
译自： SiT-AN10007 Rev 1.2 January 2014Clock Jitter Definitions and Measurement Methods时钟抖动的定义与测量方式[译]懒兔子1 简介抖动是实际信号的一组边沿与理想信号之间的偏差（兔子：说白了，抖动就是实际情况和理想情况不一样，差别越大抖动越大）。
时钟信号的抖动通常由系统中的噪声或其他干扰因素引起。
影响因素包括热噪声、电源变化（波动）、负载的状况（负载也可以反过来影响时钟信号）、设备噪声和临近电路耦合进来的干扰。
2 抖动的分类抖动可以通过许多方式测量（不同方式测量到的抖动被分别加以定义），以下是主要的抖动分类：1. 周期抖动（Period Jitter）2. 相邻周期间的抖动（Cycle to Cycle Period Jitter）3. 长时间抖动（Long Term Jitter）4. 相位抖动（Phase Jitter）5. 单位时间间隔抖动（TIE，Time Interval Error）2.1 周期抖动周期抖动是时钟信号的实际周期长度与理想周期长度之间的偏差，测量样本为数目不定（随机）的一组周期。
如果给定一定数目的单个时钟周期，我们就可以通过测量每个周期的长度并计算平均的周期长度，以及这些时钟周期的标准差和峰峰值（peak-to-peak value）。
这里所说的标准差和峰峰值也分别被称为RMS抖动和Pk-Pk周期抖动。
许多文献将周期抖动直接定义为被测时钟周期与理想周期之间的误差。
但是真实情况下很难对理想周期进行量化。
如果我们用示波器观察一个标称100MHz的晶振，测得的平均时钟周期却可能是9.998ns，而不是理想的10ns。
所以退而求其次，通常将平均周期作为理想周期看待（兔子：因为实际周期都是在理想值周围按照一定规律分布的，如果测量时间足够长，得到的平均值就可以非常接近理想值）。
2.1.1 周期抖动的应用周期抖动对于计算数字系统的时序裕量十分有用。
时间抖动(jitter)的概念及其分析方法
时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。
在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。
不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。
有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。
本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。
本文介绍了时间抖动（jitter）的概念及其分析方法。
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。
关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。
但不幸的是，这种信号并不存在。
如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。
这种不确定就是抖动。
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。
在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。
图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。
确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。
随机抖动是指由较难预测的因素导致的时序变化。
例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。
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时域时钟抖动分析(一)新型的高速ADC 都具备高模拟输入带宽(约为最大采样频率的3 到6 倍),因此它们可以用于许多欠采样应用中。
ADC 设计的最新进展极大地扩展了可用输入范围,这样系统设计人员便可以去掉至少一个中间频率级,从而降低成本与功耗。
在欠采样接收机设计中必须要特别注意采样时钟,因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。
本系列文章共有三部分,“第1 部分”重点介绍如何准确地估算某个时钟源的抖动,以及如何将其与ADC 的孔径抖动组合。
在“第2 部分”中,该组合抖动将用于计算ADC 的SRN,然后将其与实际测量结果对比。
“第3 部分”将介绍如何通过改善ADC 的孔径抖动来进一步增加ADC 的SNR,并会重点介绍时钟信号转换速率的优化。
采样过程回顾根据Nyquist-Shannon 采样定理,如果以至少两倍于其最大频率的速率来对原始输入信号采样,则其可以得到完全重建。
假设以100 MSPS 的速率对高达10MHz 的输入信号采样,则不管该信号就是位于1 到10MHz 的基带(首个Nyquist 区域),还就是在100 到110MHz 的更高Nyquist 区域内欠采样,都没关系(请参见图1)。
在更高(第二个、第三个等)Nyquist 区域中采样,一般被称作欠采样或次采样。
然而,在ADC 前面要求使用抗混叠过滤,以对理想Nyquist 区域采样,同时避免重建原始信号过程中产生干扰。
图1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点时域抖动仔细观察某个采样点,可以瞧到计时不准(时钟抖动或时钟相位噪声)就是如何形成振幅变化的。
由于高Nyquist 区域(例如,f1 = 10 MHz 到f2 = 110 MHz)欠采样带来输入频率的增加,固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。
另外,图2表明时钟信号自身转换速率对采样时间的变化产生了影响。
转换速率决定了时钟信号通过零交叉点的快慢。
换句话说,转换速率直接影响ADC 中时钟电路的触发阈值。
图2 时钟抖动形成更多快速输入信号振幅误差如果ADC 的内部时钟缓冲器上存在固定数量的热噪声,则转换速率也转换为计时不准,从而降低了ADC 的固有窗口抖动。
,窗口抖动与时钟抖动(相位噪声)没有一点关系,但就是这两种抖动分量在采样时间组合在一起。
图3 还表明窗口抖动随转换速率降低而增加。
转换速率一般直接取决于时钟振幅。
时钟抖动导致的SNR 减弱有几个因素会限制ADC 的SNR,例如:量化噪声(管线式转换器中一般不明显)、热噪声(其在低输入频率下限制SNR),以及时钟抖动(SNRJitter)(请参见下面方程式1)。
SNRJitter 部分受到输入频率fIN(取决于Nyquist 区域)的限制,同时受总时钟抖动量tJitter的限制,其计算方法如下:SNRJitter[dBc]=-20×log(2π×fIN×tJitter) (2)正如我们预计的那样,利用固定数量的时钟抖动,SNR 随输入频率上升而下降。
图4 描述了这种现象,其显示了400 fs 固定时钟抖动时一个14 位管线式转换器的SNR。
如果输入频率增加十倍,例如:从10MHz 增加到100MHz,则时钟抖动带来的最大实际SNR 降低20dB。
如前所述,限制ADC SNR 的另一个主要因素就是ADC 的热噪声,其不随输入频率变化。
一个14 位管线式转换器一般有~70 到74 dB 的热噪声,。
我们可以在产品说明书中找到ADC 的热噪声,其相当于最低指定输入频率(本例中为10MHz)的SNR,其中时钟抖动还不就是一个因素。
让我们来对一个具有400 fs 抖动时钟电路与~73 dB 热噪声的14 位ADC 进行分析。
低输入频率(例如:10MHz 等)下,该ADC 的SNR 主要由其热噪声定义。
由于输入频率增加,400-fs 时钟抖动越来越占据主导,直到~300 MHz 时完全接管。
尽管相比10MHz 的SNR,100MHz 输入频率下时钟抖动带来的SNR 每十倍频降低20dB,但就是总SNR 仅降低~3、5 dB(降至69、5dB),因为存在73-dB 热噪声(请参见图5):现在,很明显,如果ADC 的热噪声增加,对高输入频率采样时时钟抖动便非常重要。
例如,一个16 位ADC 具有~77 到80 dB 的热噪声层。
根据图4 所示曲线图,为了最小化100MHz 输入频率SNR 的时钟抖动影响,时钟抖动需为大约150 fs 或更高。
确定采样时钟抖动如前所述,采样时钟抖动由时钟的计时不准(相位噪声)与ADC 的窗口抖动组成。
这两个部分结合组成如下:我们在产品说明书中可以找到ADC 的孔径口抖动(aperture jitter)。
这一值一般与时钟振幅或转换速率一起指定,记住这一点很重要。
低时钟振幅带来低转换速率,从而增加窗口抖动。
时钟输入抖动时钟链(振荡器、时钟缓冲器或PLL)中器件的输出抖动一般规定在某个频率范围内,该频率通常偏离于基本时钟频率10 kHz 到20 MHz(单位也可以就是微微秒或者绘制成相位噪声图),可以将其整合到一起获取抖动信息。
但就是,低端的10kHz 与高端的20MHz 有时并非正确的使用边界,因为它们调试依赖于其她系统参数,我们将在后面进行详细介绍。
图6 描述了设置正确整合限制的重要性,图中的相位噪声图以其每十倍频抖动内容覆盖。
我们可以瞧到,如果将下限设定为100-Hz 或10kHz 偏移,则产生的抖动便极为不同。
同样地,例如,设置上整合限制为10 或20MHz,可得到相比100MHz 设置极为不同的结果。
图5 产生的ADC SNR 受热噪声与时钟抖动的限制图6 每十倍频计算得到的时钟相位噪声抖动影响确定正确的整合下限在采样过程中,输入信号与采样时钟信号混频在一起,包括其相位噪声。
当进行输入信号FFT 分析时,主FFT 容器(bin)集中于输入信号。
采样信号周围的相位噪声(来自时钟或输入信号)决定了邻近主容器的一些容器的振幅,。
因此,小于1/2 容器尺寸的偏频的所有相位噪声都集中于输入信号容器中,且未增加噪声。
因此,相位噪声整合带宽下限应设定为1/2 FFT 容器尺寸。
FFT 容器尺寸计算方法如下:为了进一步描述该点,我们利用两个不同的FFT尺寸—131,072 与1,048,576 点,使用ADS54RF63 进行实验。
采样速率设定为122、88MSPS,而图8 则显示了时钟相位噪声。
我们将一个6-MHz、宽带通滤波器添加到时钟输入,以限制影响抖动的宽带噪声数量。
选择1-GHz 输入信号的目的就是确保SNR 减弱仅由于时钟抖动。
图8 表明两个FFT 尺寸的1/2 容器尺寸到40MHz 相位噪声整合抖动结果都极为不同,而“表1”的SNR 测量情况也反映这种现象。
图7 近区相位噪声决定主容器附近FFT 容器的振幅设置正确的整合上限图6 所示相位噪声图抖动贡献量为~360 fs,其频率偏移为10 到100MHz 之间。
这比100Hz 到10MHz 之间偏移的所有~194 fs 抖动贡献值要大得多。
因此,所选整合上限可极大地影响计算得到的时钟抖动,以及预计SNR匹配实际测量的好坏程度。
要确定正确的限制,您必须记住采样过程中非常重要的事情就是:来自其她尼奎斯特区域的时钟信号伪带内噪声与杂散,正如其出现在输入信号时表现的那样。
因此,如果时钟输入的相位噪声不受频带限制,同时没有高频规律性衰减,则整合上限由变压器(如果使用的话)带宽与ADC 自身的时钟输入设定。
一些情况下,时钟输入带宽可以非常大;例如,ADS54RF63 具有~2 GHz 的时钟输入带宽,旨在允许高时钟转换速率的高阶谐波。
若想要验证时钟相位噪声就是否需要整合至时钟输入带宽,则需建立另一个实验。
ADS54RF63 再次工作在122、88 MSPS,其输入信号为1GHz,以确保SNR 抖动得到控制。
我们利用一个RF 放大器,生成50MHz 到1GHz 的宽带白噪声,并将其添加至采样时钟,。
之后,我们使用几个不同低通滤波器(LPF) 来限制添加至时钟信号的噪声量。
ADS54RF63 的时钟输入带宽为~2 GHz,但由于RF 放大器与变压器都具有~1 GHz 的3-dB带宽,因此有效3-dB 时钟输入带宽被降低至~500 MHz。
“表2”所示测得SNR 结果证实,就本装置而言,实际时钟输入带宽约为500MHz。
图10 所示FFT 对比图进一步证实了RF 放大器的宽带噪声限制了噪声层,并降低了SNR。
该实验表明,时钟相位噪声必需非常低或者带宽有限,较为理想的情况就是通过一个很窄的带通滤波器。
否则,由系统时钟带宽设定的整合上限会极大降低ADC 的SNR。
结论本文介绍了如何准确地估算采样时钟抖动,以及如何计算正确的上下整合边界。
“第2 部分”将会介绍如何使用这种估算方法来推导ADC 的SNR,以及所得结果与实际测量结果的对比情况。