Qsys系统设计指南

Qsys系统设计指南

Ch1. 绪论

软硬件需求

概述

下载、安装设计实例

打开实例工程

Ch2. 建立Qsys系统

建立数据模式发生器（Data Pattern Generator）

建立新的带有时钟源的Qsys系统

加入管道桥（Pipeline Bridge）

加入定制模式发生器（Custom Pattern Generator）

加入PRBS模式发生器

加入2-1流复用器（Two-to-One Streaming Multiplexer）

校验存储器地址映射（Memory Address Map）

连接复位信号（Reset Signals）和插入适配器（Adapters）建立数据模式校验器（Data Pattern Checker）

建立新的Qsys系统并设置时钟源

加入管道桥（Pipeline Bridge）

加入1-2流解复用器（One-to-Two Streaming Demultiplexer）

加入定制模式校验器（Custom Pattern C）

加入PRBS模式校验器

校验存储器地址映射（Memory Address Map）

连接复位信号

Ch3. 装配层级系统（Assembling Hierarchical Systems）建立层级存储器检测器（Hierarchical Memory Tester）

加入数据模式发生器（Data Pattern Generator）

加入模式校验器（Data Pattern Checker）

加入存储器主元件（Memory Master Components）

连接复位信号

指定存储器地址映射（Memory Address Map）

完成顶层系统（Top-Level System）

编译并下载软件到开发板

Ch.4 在系统控制台（System Console）验证硬件

理解脚本（Understanding the Scripts）

打开实例工程（Tutorial Project）

加入JTAG-to-Avalon主桥（Master Bridge）

编译并使用系统控制台控制开发板

Ch5. 仿真定制元件（Custom Components）

在Qsys中产生Testbench系统

打开实例工程（Tutorial Project）

为设计测试（Design Under Test）建立一个新的Qsys系统

导出所有设计测试接口（Design Under Test Interfaces）

产生一个Qsys Testbench系统

产生Qsys Testbench系统仿真模型

在ModelSim-Altera软件中执行仿真

设置仿真环境

执行仿真

附加信息

文档版本历史

如何联系Altera

Ch1. 绪论

本指南介绍可在QuartusII软件中使用的Qsys系统集成工具。本指南介绍了如何设计一个使用不同的测试模式来测试一个外部存储器件的系统。通过系统需求分析，硬件设计任务，以及系统性能分析，重点在于构架系统。在理解Qsys 开发流程的基础上，可以进一步设计自己的Qsys系统。

1.1 软硬件需求

本指南需要下面的软件支持：

Altera QuartusII V11.0以上软件

系统需求及安装指令请参考Altera Software Installation and

Licensing

Nios II EDS V11.0以上

Tt_qsys_design.zip设计实例文件，可以从Qsys Tutorial Design

Example 网站下载。该设计实例文件包括可设置选择Altera开发板的工

程文件。

如果满足下面的要求，可以根据本指南建立任何Altera开发板或自定制板的Qsys系统。

板上必须包括Altera的Arria、Cyclone或Stratix系列FPGA。

FPGA必须包括至少12K逻辑单元（LEs）或自适应查找表（ALUTs）。

FPGA必须包括至少150Kb嵌入式存储器。

板上必须有JTAG接口，用于主机监控板上FPGA内部存储器程序执行。

板上必须包括用于设计测试的存储器。例如，任意具有Avalon-MM从接

口的基于Qsys控制器的存储器。

为了在开发板上完成本指南，请参考开发板文档中对时钟频率和引脚描述。对于Altera开发板，可以在相关参考手册中找到对应信息。

1.2 概述

本指南中建立的Qsys系统用来测试一个同步动态随机存储器（SDRAM）。最终的系统在层级子系统中包括SDRAM控制器，一个NiosII处理器和一些嵌入式外设。通过添加不同的Qsys元件来产生测试数据，访问存储器以及验证返回数据，从而完成Qsys系统。

最终系统包括下面的元件：

基于Nios II/e的处理器子系统（包含在Altera完整的设计套件中）

SDRAM控制器（包含在Altera完整的设计套件中）

伪随机二进制序列（Pseudo-random binary sequence，PRBS）模式发生

器和校验器

定制模式发生器和校验器

模式选择复用器（Multiplexer）和解复用器（Demultiplexer）

模式读写器（Pattern writer and reader）

存储器测试控制器

无需license即可在硬件中应用本最终系统。通过Altera免费的OpenCore Plus评估特性，可以进一步完成下面的工作：

仿真系统行为以及验证其功能

产生时限的器件编程文件

器件编程并进行硬件验证

设计实例文件包含了在任何设计中均可免费使用的元件。Nios II/e处理器核和DDR SDRAM IP核可以免费在Quartus II订购license中使用。为了匹配开发板上的存储器，设计文件对于不同的开发板使用不同的DDR SDRAM控制器。

关于OpenCore Plus更多信息，请参考AN320：OpenCore Plus Evaluation

of Megafunctions.

图1-1给出了设计实例完整的顶层系统。图1-1给出了作为一个Qsys系统，在存储器测试器系统中的元件，具有三个主要设计功能，如图中虚线框内所示。本指南采用层级结构表示——将数据模式发生器和数据模式校验器分别例化为两个独立系统，然后包含在存储器检测器（Memory Tester）系统中。在一个高层系统中，层次表示可以例示某个系统作为一个元件。

图1-1 顶层系统结构