2013年集成电路设计大赛作品报告(一等奖)

2013年“华大九天杯”大学生集成电路设计大赛

作品报告

独创性声明

本人声明所呈交的报告及芯片设计是本组成员在指导教师指导下进行的工作成果。尽本组人员所知，除了文中特别加以标注和致谢的地方外，不包含其他人设计或发表的设计成果，也不包含为获得第三届“华大九天杯”大学生集成电路设计大赛奖励而使用过的材料。

签名：日期：

关于报告使用授权的说明

本人完全了解第三届“华大九天杯”大学生集成电路设计大赛组委会有关保留、使用设计报告的规定，即：大赛组委会有权保留送交报告的复印件，允许报告被查阅和借阅；大赛组委会可以公布报告的全部或部分内容，可以采用影印、缩印或其他复制手段保存设计报告。

签名：指导导师签名：日期：

*独创性声明属提交作品一部分，默认承认上述内容，纸质版申明将于总决赛正式提交。*

参赛组别ID：B0078

参赛学校：天津理工大学

参赛队员姓名：刘志远张春柳鲁强

设计作品整体说明

本参赛组作品为PLL锁相环，锁相环主要由四个部分构成：PFD，CP，LF，VCO，如下图，经过仿真，锁相环的频率可以工作在25~100MHz，控制电压3.3v，锁定时间8us左右。

原理图设计说明，电路图，仿真波形截图

根据各个模块的功能设计原理图，完成功能性仿真并不断调整

1、PFD

PFD主要完成将参考信号和VCO产生的反馈信号的频率和相位进行对比，产生DOWN和UP信号以控制电荷泵。

原理图：

由于PFD为数字器件，所有MOS器件均采用如下参数：W=0.7 L=0.35 Finger=1 仿真波形图：

输入波形相位相同时UP和DOWN输出相同的脉宽：

Ref超前时UP脉宽比DOWN宽，电荷泵充电：

Ref滞后时，UP脉宽比DOWN窄，电荷泵放电：

2、电荷泵：

作用：电荷泵通过PFD的UP和DOWN信号，对后级的电容进行充放电，电容上的电压会控制VCO产生不同的频率。

原理图：

仿真图：

可以看到，充放电电流大约400uA。

3、环路滤波器

作用：电荷泵对电容进行充放电时，再点容上产生的电压会有高频噪声，环路滤波器能滤掉这些高频噪声，使锁相环工作更加稳定。

电路图：

4、VCO

作用：VCO是PLL中最重要的部分，他的输出频率由VCTL控制，这里我们使用cmos环形压控振荡器，核心部分是使用奇数个相同的延迟单元做成一个环形振荡器，改变延迟单元的延迟时间便可以控制最后的频率输出，而延迟时间又可以通过改变电路的时间常数或者充放电电流来实现。

原理图：

这里采用了5级延时单元，后面增加了波形整形电路，使输出波形为方波。仿真图：

图为电压从1到2v变化时，输出波形的变化

经过多次实验，可得到频率与控制电压的关系图：

Kvco大约为100M。

5、系统整体仿真：

电路原理图：

仿真结果：

知，电压在波动中趋于稳定，频率也将稳定，下图是锁定后放大的波形：

可以看到，相位差很想大约为1nS。

版图设计说明，截图

1、PFD

PFD结构上下对称，所以版图也采用了对称的结构，这样可以将电源VCC绕成一个环，起到类似与guardring的作用：

放大图：

2、CP

CP为模拟器件，电容电压，充电电流等容易受外界电磁干扰等影响，所以加入Guardring做保护：

3、LF

环路滤波器由电容电阻组成，电容所占面积较大，所以把他放置在电路外侧：

4、VCO：

VCO结构有周期性，所以进行周期性排列，同样，VCO也需要Guardring的保护：

5、版图整体：

版图面积：931um*843um（包含sealring）

版图验证说明，DRC/LVS 报告等

1、DRC检验

采用csmc的drc.rule进行检验，结果没有错误。

2、LVS

LVS检查包含IO，所以Include IO.cdl，结果通过了检查：

设计过程总结

在一开始我们就将整个工程分为三部分：PFD、VCO、CP，有三个人分别攻克，首先解决的问题就是软件上手的问题，通过设计一个反向器，我们开始学会使用Aether，然后经过不断的使用，对软件越来越熟悉。了解了PLL的工作原理，就着手研究设计最基本功能的模块，然后不断加强，通过无数次的仿真、修改，获得最优的电路原理图之后，就开始画版图，一开始版图出的错误非常多非常杂，但是经过认真的学习研究，我们一步步克服了问题，获得了今天的成果。