quarters加法器实验报告
实验一、半加器、全加器实验报告
（7）编程下载 （tools/programmer）
2.验证半加器、全加器的真值表。
根据管脚锁定的方案，操作仪器，记录数据。
半加器： 全加器：
输入
a
b
0
0
0
1
1
0
1
1
输出
sh
ch
输入
a
b
ci-1
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
输出
si
ci
思考组合逻辑电路的特点： 六、实验总结（总结本次实验收获，实验中应该注意的事项）
实验一、 半加器 全加器设计 实验报告
专业班级：
学号：
姓名：
一、实验目的
1.初步掌握 Quartus 开发系统的使用 2.掌握原理图的设计方法 3．掌握组合逻辑电路的设计方法，理解组合电路的特点 二、实验原理
加法运算是计算机中最基本的一种算术运算。能完成两个一位二进制数的相加运算并
求得“和”及“进位”逻辑电路，称为半加器。全加器是完成两个一位二进制数相加，并考虑低 位来的进位，即相当于将三个一位二进制数相加的电路。
工程文件必须保存在
，建立工程文件时注意选择使用的器件的 device family
是
， devicBiblioteka 名称是。（2）在工程文件中添加源文件（file/new）
在出现的对话框中,选择 Design Files 中的选择
（Block Diagram/Schematic File /
实验一 QUARTUSII原理实验报告
实验一QUARTUSII原理图输入法实验
一，实验目的
熟悉利用Quartusll的原理图输入方法设计简单电子线路，掌握原理图输入法设计思路，掌握层次化设计的方法，并通过8位全家器和5-24线译码器的设计把握利用EDA软件进行电子线路设计的详细流程。
二，实验内容
1，用原理图输入设计一个一位全加器
三，实验原理
1，一个一位全加器可以由两个一位半加器和一个或门构成，先用原理图输入法绘制半加器文件，然后生成半加器模块，保存在当前文件夹。
然后新建一个原理图文件，在当前文件夹中调用2个新生成的半加器模块和一个或门。
然后用导线连接即可。
具体步骤参见课本及半加器和全加器原理图参见课本相关章节。
四，实验设备
Pc机Quartusll软件
五，实验截图
六，实验心得体会。
实验2：4位加法器 实验报告
EDA 技术基础实验报告实验项目名称：用原理图输入法设计4位加法器学院专业：信息学院电子专业姓名：学号：实验日期：20 实验成绩：实验评定标准：一、实验目的熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法。
并通过一个4位全加器的设计把握利用EDA 软件进行原理图输入方式的电子线路设计的详细流程。
二、实验器材电脑一台Quartus Ⅱ软件三、实验内容与步骤1.在Quartus Ⅱ软件中建立工程，画图生成一个半加器的.bdf文件。
2.将此半加器文件设置成可调用的元件，使之成为一个元件符号存盘。
3.设计全加器顶层文件，以.bdf存盘。
4.将设计项目（.bdf文件）设置成工程和时序仿真。
5.截图保存波形文件图，及仿真结果。
6.将全加器原理图文件设置成符号元件，以供4位加法器的更高层设计。
7.按实验要求画出4位加法器原理图，建立其波形并仿真，截下仿真结果图。
四、实验电路图（程序）1.半加器电路原理图如下:半加器h_adder.bdf电路原理图（1）2.全加器电路原理图如下:全加器f_adder.bdf电路原理图（2）3.4位加法器four_adder.bdf电路原理图如下：4位加法器four_adder.bdf电路原理图（3）五、实验仿真结果及分析1. 全加器的仿真波形图如下：全加器波形仿真图（3）分析：ain, bin, cin 三段为输入，sum 为和，com 为进位，满足相关的逻辑表达式{sum =(ain ′bin ′cin ′+ain bin ′cin +ain ′bin cin +ain bin cin ′）‘com =(ain ′bin ′+bin ′cin ′+ain′cin′)′2. 4位全加器仿真波形图如下：分析：4位a[3..0]输入与4位b[3..0]输入以及来自cin 输入的数码相加得到4位输出s[3..0]和进位输出c,由图可见满足加法原理。
数电实验报告1.2-一位减法器、一位加法器
<熟悉QuartusII和Verilog HDL数字逻辑电路设计基础环境>实验报告学生姓名：李旭文超周班级学号：11自动化1138033 1138019指导老师：潘秀琴<实验报告内容>一、实验名称：学习QurtusII基本功能和使用方法，完成一位减法器、一位加法器的原理图输入和文本输入、编译校验及功能仿真。
二、实验学时：4学时三、实验目的：熟悉Quartus II基本功能和使用方法，掌握原理图输入、文本输入的步骤。
四、实验内容：完成一位加法器、一位减法器的设计输入并进行仿真输出。
五、实验原理：数字逻辑电路中各种门电路的功能和使用方法六、实验步骤：1.了解quartusII的基本功能使用；2.设计输入：首先设计出逻辑电路，然后将所设计的数字逻辑电路以某种方式输入到计算机中，QuartusII有原理图输入和文本（代码）输入两种输入模式。
3．设计编译校验：编译连接好的输入图形。
七、实验结果：1.加法器：A.半加器原理图：文本：波形图：B．一位全加器全加器：原理图：文本输入：波形图：2.减法器：原理图：文本输入：波形图：八、心得体会：这是使用这个软件的第二次实验对于软件的使用已经比较熟练能够很快连接好电路进行试验九、附录：<程序代码>1.加法器：A.半加器module adder(a,b,s,co);input a,b;output s,co;and X1(a,b);xor Y1(a,b);endmoduleB.一位全加器module onebit_fulladd(a,b,ci,sum,cout);input a,b,ci;output sum,cout;wire sum_temp,c_1,c_2,c_3;xorxor1(sum_temp,a,b);xor2(sum,sum_temp,ci); andand1(c_1,a,b);and2(c_2,a,ci);and3(c_3,b,ci);oror1(cout,c_1,c_2,c_3); endmodule2.减法器module minus(a,b,s,co); input a,b;output s,co;wire a_;not (a,a_);xor (s,a,b);and (co,a_,b); endmodule。
设计全加器实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉使用Quartus II软件进行原理图输入、编译、仿真和下载等操作。
3. 培养学生动手实践能力和创新思维。
二、实验原理全加器是一种能够进行二进制加法运算的数字电路，它能够处理来自低位的进位输入。
全加器由两个半加器和两个或门组成。
其中，两个半加器分别用于处理两个一位二进制数的相加，而两个或门则用于处理来自低位的进位输入。
全加器的输入信号包括三个：两个加数A和B，以及来自低位的进位输入Cin。
输出信号包括两个：和S和进位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验器材1. Quartus II软件2. FPGA开发板3. 连接线4. 电源四、实验步骤1. 创建工程（1）打开Quartus II软件，选择“File”→“New Project Wizard”创建新工程。
（2）填写工程名称、工程路径等信息，点击“Next”。
（3）选择目标器件，点击“Next”。
（4）选择“Block Diagram/Schematic File”作为工程类型，点击“Next”。
（5）填写工程文件名称，点击“Finish”。
2. 设计全加器原理图（1）在原理图编辑窗口中，双击鼠标左键弹出元件输入对话框。
（2）在对话框右侧打开元件库，找到所需的半加器、或门等元件。
（3）将半加器和或门等元件拖入原理图编辑窗口。
（4）连接元件，形成全加器电路。
3. 编译工程（1）选择“Processing”→“Start Compilation”开始编译。
（2）等待编译完成，检查编译报告。
4. 仿真（1）选择“Simulation”→“Start Simulation”开始仿真。
（2）在仿真窗口中观察波形，验证全加器电路的功能。
5. 下载到FPGA开发板（1）选择“Tools”→“Programmer”打开编程器。
《实验二加法器设计 》实验报告
3．仿真验证
给出sy1程序、原理图以及仿真波形图。
一位加法器：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY sy2 IS
PORT (a,b,ci:IN STD_LOGIC;
s,co:OUT STD_LOGIC);
下表是一位全加器真值表，通过串行级联的方法可以构成多位全加器。
输入
输出
A
B
CI
CO
S
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
1
1
0
1
0
0
0
1
1
0
1
1
0
1
1
0
1
0
1
1
1
1
布尔表达式为：
S=A⊕B⊕CI
CO=AB+ACI+BCI
三、实验内容
1．设计1位全加器，要求采用文本输入方式和原理图输入方式两种方法设计(必做)
ENTITY sy1 IS
PORT (a,b,ci:IN STD_LOGIC;
s,co:OUT STD_LOGIC);
END sy1;
ARCHITECTURE behav of sy1 IS
BEGIN
s<=a XOR b XOR ci;
co<=(a AND b) OR (a AND ci) OR (b AND ci);
END sy3;
ARCHITECTURE full1 of sy3 IS
实二组合逻辑电路应用-加法器、数据选择器实验报告
系别
计算机学院
课程名称
数字设计基础与应用
班级
09游戏
实验名称
组合逻辑电路应用--加法器、数据选择器
姓名
赖增旺、王鸣
实验时间
2011-09-19
学号
29030201011、29030201012
1)熟练掌握Quartus II 7.2 (32-Bit)下数字逻辑电路的设计流程与设计方法；
1
1
0
1
1
0
1
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1
1
0
1
表274151实现对LED选择
地址选择输入
数据输入
输出
A
B
C
D0
D1
D2
D3
D4
D5
D6
D7
Y
Wn
1
1
1
0
0
0
0
0
0
0
1
0
0
0
1
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0
0
0
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0
1
0
0
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实验五、2位加法器实验报告
实验五、2位加法器实验报告实验五 2位加法器一、实验目的：1．熟悉和掌握Quartus II6.0软件的使用步骤2．熟悉掌握FPGA/CPLD的开发流程和数字实验系统3．利用VHDL语言用用元件例化的方法设计出2位加法器二、实验步骤：一．打开工程1.双击桌面上Quartus II6.0 的图标，启动该软件。
2.通过File => Open Project菜单命令打开“alladder”项目文件。
半加器程序：半加器元件图：半加器RTL图：全加器程序：全加器元件图：全加器RTL图：二．输入2位加法器的程序1通过File => New => VHDL File菜单命令，新建一个VHDL 文件。
输入2位加法器的VHDL程序并保存。
三．综合适配3.先在“project navigator=>device design files”中选择“adder2”并将其置为顶层的entity。
4.选择Processing =>Start Compilation命令对程序进行编译。
5. 执行file=>create/update=>create symbol files for current file 生成相应的2位加法器的元件图，再在原理图界面查看生成的元件图：5.执行Tools =>Netlist Viewer =>RTL Viewer, 生成RTL图。
四．模拟仿真1.在 File 菜单下，点击 New 命令。
在随后弹出的对话框中，切换到 OtherFiles 页，选中 Vector Waveform File 选项。
2.选择命令 Edit=>End Time ，时间设置为3000ns。
3.编辑输入激励信号波形.设置a[0]的参数为20ns，a[1]的参数为40ns，b[0]的参数为40ns，b[1]的参数为80ns。
4.功能仿真：(1)Processing=>Generate Functional Simulation Netlist(2)使用命令Processing=>Simulator T ool ，出现模拟器窗口，在simulation mode中选择Functional 。
数电quartus实验报告
可编程逻辑器件FPGA实验一组合逻辑电路设计1、掌握中规模数字集成器件的逻辑功能及使用方法2、熟悉组合逻辑电路的设计方法3、了解数字可编程器件的应用设计4、学会QUARTUS软件的基本使用方法二．实验器材1、软件：QUARTUSII2、硬件：DE-2实验板，PC机三．实验原理利用74283芯片进行加减法运算，（M控制加减法，结果为负数时CO和M的异或输出为1，接二极管亮）并再利用另外一个74283芯片将运算得到的补码输出转换为原码。
接着利用7485数据比较器进行数据比较（与9比较），当输出小于9时，利用7485 的AGBO的输出为低电平控制十位输出为0，并控制个位输出为原码输出减0的结果；当输出大于9时AGBO输出为高电平，其可控制十位输出为1，个位输出为原码输出减10的结果。
最后十位输出和个位均接7447进行显示。
四．实验内容1、设计一个两组四位二进制数的加减运算显示电路。
要求：一个控制加减运算的功能按键；两数相加的绝对值不大于15；用两个七段数码管显示算术运算结果（0～15）；当运算结果为负数时，红色发光二极管亮。
在QUARTUSII中进行：（1）电路设计（2）功能仿真（3）时序仿真2、下载DE-2板验证设计结果。
五．实验总结1、实验故障及解决方法①电脑无法连接DE-2板可能是数据线的问题。
②DE-2板无法使用更换DE-2板。
③输出结果不对仔细检查并修改电路设计，必要时寻求同学或老师的帮助。
2、实验体会完成实验的重点是理解实验内容要求，并通过对quartus ii 的学习，根据自己思路自行设计或者和同学共同设计电路原理图。
六．思考题1、当运算结果大于15时，显示译码电路如何设计？可以将运算结果输出用7485与15比较，把AGBO输出加非门后再与VCC与门输入两个数码管的BIN端。
当结果大于15时，两个数码管全灭，结果小于等于15时，不受影响。
2、如何实现两个一位十进制数的加减运算电路？讲十进制转化为四位二进制就可以用上述电路原理图进行加减法运算。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
实验报告1-6
实验一：原理图输入方式设计初步实验实验目的：1.熟悉EDA软件的操作界面；2.熟悉Quartu sⅡ软件的使用方法；3.掌握原理图文件的和项目文件的保存；4.学会使用原理图输入法设计半加器和全加器。
实验原理:半加器和全加器的真值表和逻辑表达式实验器材：计算机、QuartusⅡ软件实验步骤：1.对QuartusⅡ5.1软件进行破解；2.新建原理图文件，根据半加器的逻辑表达式设计电路，并保存为hadd，同时建立项目文件；3.对半加器电路进行编译，并建立波形图文件，进行波形仿真；4.将半加器原理图生成器件，并在半加器的基础上设计全加器；5.新建原理图文件，调用半加器器件，构成全加器电路图，保存为fadd，同时新建项目文件；6..对全加器电路进行编译，并建立波形图文件，进行波形仿真；实验数据处理：半加器电路原理图和全加器电路原理图实验二：原理图输入法设计实验一、实验目的：1.学会用Quartu sⅡ进行原理图输入方法的逻辑电路设计技术；2.能够针对编辑好的逻辑电路正确的建立时序仿真文件并仿真测试；3.能够将设计电路转换成电路元件，并在高层次原理图工程文件中调用这些元件，完成顶层设计；4.能够利用Quartu sⅡ进行原理图输入方法分别完成半加器、全加器和4位数据加法器电路设计。
二、实验原理：画出器半加器、全加器的实验电路图三、实验仪器：计算机、QuartusⅡ5.1软件四、操作步骤：1. 新建原理图文件，设计半加器实验电路，保存为名为hadd，建立相应的项目并进行编译仿真，功能符合要求后生成半加器器件hadd；2. 新建原理图文件，在半加器的基础上设计全加器实验电路，保存为名为fadd，新建相应的项目并进行编译仿真，功能符合要求后生成半加器器件fadd；3. 新建原理图文件，在半加器和全加器的基础上设计4位数据加法器实验电路，保存为名为sadd，新建相应的项目。
4. 4位数据加法器实验电路的输入和输出引脚分别为A[3..0]、B[3..0]、S[3..0]（总线结构）和Q。
实验一四位串行进位加法器的设计实验报告[详细讲解]
![实验一四位串行进位加法器的设计实验报告[详细讲解]](https://img.taocdn.com/s3/m/b8d0677b59fafab069dc5022aaea998fcc2240b2.png)
实验一四位串行进位加法器的设计一、实验目的1.理解一位全加器的工作原理2.掌握串行进位加法器的逻辑原理3.进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容1.采用VHDL语言设计四位串行进位的加法器2.采用画原理图的方法设计四位串行进位加法器三、实验步骤1、使用VHDL语言设计1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use 语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。
打开File—>New—>Other File—>V ectorW aveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。
从Assignments—>Settings—>Simulator Settings—>Functional然后Processing—>Generate Functional Simnlation Netlist —>确定。
选择Start Simulation保存最后的波形图，打开File—>close 关闭工程。
底层文件：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY fadder ISPORT(a, b,cin : IN STD_LOGIC;s, co : OUT STD_LOGIC);END fadder;ARCHITECTURE arc1 OF fadder ISBEGINs<=a xor b xor cin;co<=((a xor b)and cin)or(a and b);END arc1;顶层文件：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY adder4 ISPORT(c0: IN STD_LOGIC;a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0);s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);c4 : OUT STD_LOGIC);END adder4;ARCHITECTURE arc2 OF adder4 ISCOMPONENT fadderPORT(a, b,cin : IN STD_LOGIC;s, co : OUT STD_LOGIC);END COMPONENT;SIGNAL carry : STD_LOGIC_VECTOR(3 DOWNTO 1);BEGINu1 : fadder PORT MAP (a=>a(0), b=>b(0),cin=>c0,s=>s(0),co=>carry (1));u2 : fadder PORT MAP (a=>a(1),b=>b(1),cin=>carry(1),s=>s(1),co=>carry (2));u3 : fadder PORT MAP (a=>a(2),b=>b(2),cin=>carry(2),s=>s(2),co=>carry (3));u4 : fadder PORT MAP(a=>a(3),b=>b(3),cin=>carry(3),s=>s(3),co=>c4);END arc2;2、使用原理图的方法设计打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use 语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后选择File-->Create/Update-->Create Symbol Files for Current File,选择File-->New-->Other File-->V ector W aveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。
应用全加器实验报告
一、实验目的1. 理解全加器的原理和结构，掌握其设计方法。
2. 学会使用Quartus II软件进行全加器的原理图输入、编译、综合、适配和仿真。
3. 通过实验加深对组合逻辑电路的理解，提高电子线路设计能力。
二、实验原理全加器是一种能够实现两个二进制数相加，并考虑进位的组合逻辑电路。
它由两个半加器和一个或门组成，其中两个半加器分别处理两个加数和来自低位的进位信号，或门则将两个半加器的进位输出合并为一个进位输出。
三、实验内容与步骤1. 半加器设计- 使用Quartus II软件，创建一个新的原理图文件。
- 在原理图编辑窗口中，插入两个半加器符号和两个或门符号。
- 将半加器符号的输入端和输出端分别连接到或门的输入端。
- 编译、综合、适配和仿真半加器电路。
2. 全加器设计- 在半加器设计的基础上，创建一个新的原理图文件。
- 在原理图编辑窗口中，插入四个半加器符号和四个或门符号。
- 将四个半加器符号的输入端和输出端按照全加器的结构连接起来。
- 编译、综合、适配和仿真全加器电路。
3. 4位全加器设计- 在全加器设计的基础上，创建一个新的原理图文件。
- 在原理图编辑窗口中，插入四个全加器符号。
- 将四个全加器符号的输入端和输出端按照4位全加器的结构连接起来。
- 编译、综合、适配和仿真4位全加器电路。
四、实验结果与分析1. 半加器仿真结果- 当输入端a和b的值分别为0和1时，输出端s的值为1，输出端c的值为0。
- 当输入端a和b的值分别为1和0时，输出端s的值为1，输出端c的值为0。
- 当输入端a和b的值分别为1和1时，输出端s的值为0，输出端c的值为1。
2. 全加器仿真结果- 当输入端a、b和cin的值分别为0、1和0时，输出端sum的值为1，输出端cout的值为0。
- 当输入端a、b和cin的值分别为1、0和0时，输出端sum的值为1，输出端cout的值为0。
- 当输入端a、b和cin的值分别为1、1和0时，输出端sum的值为0，输出端cout的值为1。
quarters加法器实验报告
加法器数字逻辑实验报告一、实验目的1．熟悉Quartus II软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）2．用VHDL语言设计一个加法器。
3．用VHDL语言设计串行加法器、并行加法器。
二、实验内容1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用VHDL语言设计加法器、串行全加器、并行全加器，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最终在FPGA芯片上下载验证逻辑实现。
三、实验原理1．全加器用途：实现一位全加操作逻辑图真值表X Y CIN S COUT0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1 VHDL程序数据流描述：波形图2．四位串行加法器逻辑图波形图3．74283：4位先行进位全加器（4-Bit Full Adder）逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。
请自行验证一下。
2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。
四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA电路板。
实验步骤：1、建立工程project，并命名顶层文件为JFQ，按照实验箱上FPGA的芯片名更改编程芯片的设置。
操作是点击Assignment/Device,选取芯片的类型。
选择“FLEX10K——EPF10K20TI144_4”2、编写VHDL源代码。
打开QuartusⅡ软件平台，点击File中得New建立一个VHDL文件。
quartus实验报告
quartus实验报告Quartus实验报告引言：Quartus是一种广泛应用于数字电路设计和开发的软件工具，它提供了一个集成的开发环境，用于设计、仿真和编译FPGA（现场可编程门阵列）和CPLD （可编程逻辑器件）等数字电路。
本实验报告将介绍我在使用Quartus进行数字电路设计的经验和成果。
一、实验背景数字电路设计是现代电子工程领域中的重要一环，它涉及到诸如计算机、通信设备、嵌入式系统等各个方面。
在数字电路设计中，Quartus作为一种常用的设计工具，提供了丰富的功能和工具，可以帮助工程师们快速、高效地完成设计任务。
二、实验目的本次实验的目的是通过使用Quartus软件，设计一个简单的数字电路，并进行仿真和编译，以验证设计的正确性和可行性。
通过这个实验，我将学习如何使用Quartus进行数字电路设计，并了解数字电路设计的基本原理和流程。
三、实验过程1. 设计思路在开始设计之前，我首先明确了自己的设计目标和要求。
我选择了一个简单的计数器电路作为我的设计对象。
这个计数器电路可以接受一个时钟信号，并将计数值在7段数码管上显示出来。
我希望通过这个设计，能够加深对数字电路设计的理解，并熟悉Quartus软件的使用。
2. 设计步骤我按照以下步骤完成了我的设计：（1）绘制电路原理图：我使用Quartus提供的原理图编辑器，绘制了我的电路原理图。
在绘制原理图的过程中，我使用了逻辑门、触发器等基本的数字电路元件，并进行了连接和布线。
（2）仿真验证：在完成电路原理图的绘制之后，我使用Quartus提供的仿真工具，对我的电路进行了仿真验证。
通过仿真，我可以观察到电路的输出结果，并检查其是否符合我的设计要求。
（3）编译和下载：在仿真验证通过之后，我使用Quartus的编译工具，将我的设计编译为可下载到FPGA上的二进制文件。
然后，我使用Quartus提供的下载工具，将编译好的文件下载到FPGA上，以实现我的设计功能。
初次操作Quarters实验报告心得体会
初次操作Quarters实验报告心得体会初次操作 Quarters 实验报告心得体会初次操作《项目管理》这门课程时，我对其并不熟悉。
但是通过了一个学期的学习后，我已经能够自己独立地完成相关任务了。
在刚开始的几天里面，我常常因为出错而烦恼不堪。
但是随着对本书知识的逐渐掌握和熟练运用，我的态度也变得越来越认真严谨起来。
最终，我顺利地完成了所有的上机实践。
在这篇文章中，我想将我的感受与大家分享。
第一节：正式上课前一定要做好充足准备。
在讲师讲课之前，都应该先检查一下自己的电脑是否处于正确状态，如果出现了问题就必须马上进行调整。
这样才能保证我们可以正常地听取老师的授课内容。
这些看似简单的细节往往是决定我们学习质量高低的关键所在。
第二节：注意上课时候手的摆放位置。
同学们坐姿各异，甚至很多人把椅子调到前排靠窗口的位置，而不是老师的眼睛处，希望引起老师的关注。
事实上，无论你坐在哪里，如果你没有专心致志的话，根本不会被老师发现。
只有集中精神去聆听、思考老师的每句话，才会获益匪浅。
第三节：学习必要的专业软件。
比较出名的网页编辑软件 Frontpage2003、 Dreamweaver2003、 PhotoshopCS2，还有更多就需要大家慢慢研究。
它们主要负责制作网页，另外，网站管理系统、网络资源浏览器、 FTP 客户端等软件也会使用到。
第四节：学习时间长短非常重要。
由于花费了很多时间学习 frontpage2003和Dreamweaver2003，我很快就觉得乏味了，从上午九点学到十一点半，然后又去睡午觉。
虽说这种学习方法效率很高，但却显得“急功近利”，只求速成。
当你的基础扎实之后，学起来会轻松许多。
第五节：课堂讨论必不可少。
在小组学习中，互相交流提问，探讨问题，一方面加深印象，培养语言表达能力；另一方面通过观察别人，锻炼自己，加强交际训练。
总结：生活学习亦如此，只有掌握科学合理的方法，才能顺利抵达成功彼岸！。
全加器的设计实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉Quartus II软件的使用，包括原理图输入、编译、仿真和编程下载等操作。
3. 培养动手实践能力和团队合作精神。
二、实验原理全加器是一种能够处理两个二进制数相加，并考虑来自低位进位信号的组合逻辑电路。
一个n位全加器可以由n个1位全加器级联而成。
本实验设计一个1位全加器，其原理如下：1. 半加器：半加器是全加器的基础，它只考虑两个一位二进制数的相加，不考虑来自低位进位数的运算电路。
半加器的输出包括一个和位S和一个进位位C。
2. 全加器：全加器由两个半加器和一个或门组成。
当输入两个一位二进制数A和B以及一个来自低位的进位信号Cin时，全加器的输出包括一个和位S和一个进位位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验内容和步骤1. 创建工程：在Quartus II中创建一个新工程，命名为“全加器设计”。
2. 设计原理图：在原理图编辑窗口中，从元件库中分别选取两个半加器（HAdder）和一个或门（Or），并按照全加器的逻辑表达式连接起来。
3. 编译工程：完成原理图设计后，进行编译操作。
Quartus II将对原理图进行综合、实现和编程下载等步骤。
4. 仿真：在仿真环境中，通过输入不同的A、B和Cin值，观察全加器的输出S和Cout是否符合预期。
5. 下载编程：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。
四、实验结果与分析1. 仿真结果：在仿真环境中，我们分别输入以下值进行测试：A B Cin0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1仿真结果显示，全加器的输出S和Cout与预期逻辑表达式相符。
2. 硬件测试结果：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。
测试结果与仿真结果一致，说明全加器设计正确。
实验二不同描述加法器设计
（一）、半加器
半加器是只考虑两个加数 本身，而不考虑来自低位 进位的逻辑电路 CO=AB S AB AB
半加器的几种描述方法
逻辑图
实验任务1 、半加 器真值表描述方法
半加器真值表 Ai 0 0 1 1 Bi 0 1 0 1 Si 0 1 1 0 Ci 0 0 0 1
--半加器真值表描述方法 LIBRARY IEEE; --行为描述半加器 USE IEEE STD_LOGIC_1164.ALL； ENTITY h-adder1 IS PORT( a,b: IN STD-LOGIC; so,co:OUT STD-LOGIC); END h-adder1; Architecture FH1 OF h-adder1 IS Singal abc : STD-LOGIC_vector(1 downto 0); Begin abc<=a&b;--并 Process(abc)—进程 begin case abc is --WHEN “00”=>SO<=„0‟;CO<=„0‟ WHEN “01”=>SO<=„1‟;CO<=„0‟ WHEN “10”=>SO<=„1‟;CO<=„0‟ WHEN “11”=>SO<=„0‟;CO<=„1‟ WHEN OTHERS =>UNLL; END CASE; END PROCESS; END ARCHITECTURE FH1;
RTL阅读器：观察设计电路的综合结果，TOOLS>Netlist Viewers\RTL Viewer命令
9 、仿真 建立仿真wenjian 添加需要的输入输出管脚 设置仿真时间 设置栅格的大小 设置输入信号的波形 保存文件，仿真 功能仿真：主要检查逻辑功能是否正确，功能仿真方法 如下： 1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下 选择 Functional,在SIMULATION INPUT栏中指定波形 激励文件，单击Gencrator Functional Simulator Netist,生成功能仿真网表文件。
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加法器数字逻辑实验报告
一、实验目的
1．熟悉Quartus II软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）
2．用VHDL语言设计一个加法器。
3．用VHDL语言设计串行加法器、并行加法器。
二、实验内容
1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法
（原理图设计、文本设计、波形设计）
2、用VHDL语言设计加法器、串行全加器、并行全加器，再利
用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能
是否正确，最终在FPGA芯片上下载验证逻辑实现。
三、实验原理
1．全加器
用途：实现一位全加操作
逻辑图
真值表
X Y CIN S COUT
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1 VHDL程序
数据流描述：
波形图
2．四位串行加法器逻辑图
波形图
3．74283：4位先行进位全加器（4-Bit Full Adder）
逻辑框图
逻辑功能表
注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。
请自行验证一下。
2、C2是低两位相加产生的半进位，C4是高两位相加后产
生的进位输出，C0是低位级加法器向本级加法器的进位输入。
四、实验方法与步骤
实验方法：
采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA电路板。
实验步骤：
1、建立工程project，并命名顶层文件为JFQ，按照实验箱上
FPGA的芯片名更改编程芯片的设置。
操作是点击Assignment/Device,选取芯片的类型。
选择“FLEX10K——
EPF10K20TI144_4”
2、编写VHDL源代码。
打开QuartusⅡ软件平台，点击File中得
New建立一个VHDL文件。
编写的文件名与实体名一致且为JFQ。
VHDL如下：
3、编译与调试。
确定源代码文件为当前工程文件，点击
Processing/Complier Tool进行文件编译。
编译结果有错误或警告，则将要调试修改直至文件编译成功。
4、波形图。
在编译成功后，新建一个波形文件Vector Waveform
File开始设计波形。
点击Edit/Insert/Insert node or bus,按照程序所述插入节点。
设置end time为2μs，网格大小为100ns。
设置x,y,cin的输入波形,cin的输入波形为网格大小200ns的“01”连续时钟变化信号，y的输入波形为网格大小100ns的“01”连续时钟变化信号, x的输入波形为网格大小100ns的“01”连续时钟变化信号。
点击Processing\Generate Functional Simulation Netlist，创建仿真时序网表。
然后在Assingment\setting中选择Simulator Settings——Functional,再点击Start Simulation进行功能仿真。
6、FPGA芯片编程及验证。
首先进行管脚锁定。
点击
Assignment\Pins进入管脚锁定窗口，将x、y、cin锁定到三个输入管脚，cout、s锁定到两个输出管脚。
点击Processing/Complier Tool进行编译，成功后就即可将程序下载到芯片。
把电路板连接到电脑上，点击Tools\Programmer,进入下载到芯片窗口，选择好硬件及驱动后就可以点击Start进行下载了。
7、建立工程CXSWQJQ，并命名顶层文件为CXSWQJQ，重复
第一步；
8、编写VHDL源代码。
打开QuartusⅡ软件平台，点击File中得
New建立一个文件。
编写的文件名与实体名一致且为CXSWQJQ，点击File/Save as以“.vhd”为扩展名存盘文件。
VHDL设计源代码如下：
9、将加法器的VHDL文件引入顶层文件夹中，与此VHDL文件
一起重复3-6步；
10、建立工程BXSWQJQ，并命名顶层文件为BXSWQJQ，重复
第一步；
11、编写VHDL源代码。
打开QuartusⅡ软件平台，点击File中得
New建立一个文件。
编写的文件名与实体名一致且为BXSWQJQ，点击File/Save as以“.vhd”为扩展名存盘文件。
VHDL设计源代码如下：
12、将加法器的VHDL文件引入顶层文件夹中，与此VHDL文件
一起重复3-6步;
五、实验结果与分析
1、编译过程
a)编译过程、调试结果
2、写好的VHDL文件要先点击Processing\Analyze Current File
分析当前文件，成功后进行语法编译Processing\Start\Start
Analyze & Synthesis。
若编译出错，则检查代码，进行调试，再进行以上操作，直至成功。
b)结果分析及结论
代码结构语法均正确，故编译通过。
3、功能仿真
a)加法器：
b)串行加法器：
c）并行加法器
4、Programming芯片编程
a)芯片编程过程
首先进行管脚锁定，一些验证内容并行和串行基本相同，只列一
次，又由于串并行加法器是加法器的组合结果，因此如果这一验证正确也可以表面加法器的验证正确。
点击Processing\Compiler Tool进行编译，显示成功。
之后可以将程序下载到芯片。
添加硬件，选择驱动。
点击Start开始下载验证。
b)编程芯片FPGA验证结果与分析
打开70、69、51、49管脚，即X输入3，Y输入12，CIN输入0；99、98、97、96管脚亮起，108管脚不亮，即S输出16，不进位。
打开70、67、60、59、49管脚，即X输入9，Y输入13，CIN 输入6； 98、97管脚亮起，108管脚亮，即S输出6，进位。
c)结果分析与结论
当只打开部分输入管脚时，输入X\Y信号时，输出的S为X+Y 或X+Y-16的值，COUT为进位情况。
经多次在电路板上的试验，证明工程实现了串行（并行）加法器的功能。
六、实验结论
实验总结
仿真和下载验证都成功，反应出程序设计的正确性。
成功的用VHDL语言实现了加法器、串行加法器、并行加法器。
实验心得
通过实验，我对QuartusⅡ的操作更加熟练了。
实验过程中需要多次进行编译，波形仿真是也需要多次见网格，有时忘记一步后面就无法成功。
利用波形图进行仿真的功能是非常有用的，将仿真结果、芯片验证结果和真值表进行比较，就能确定工程的正确性。
这次的实验其实十分简单，但却为以后的复杂实验做了铺垫，必须要理解好以及熟练运用软件的功能。