quarters加法器实验报告

加法器数字逻辑实验报告

一、实验目的

1．熟悉Quartus II软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）

2．用VHDL语言设计一个加法器。

3．用VHDL语言设计串行加法器、并行加法器。

二、实验内容

1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法

（原理图设计、文本设计、波形设计）

2、用VHDL语言设计加法器、串行全加器、并行全加器，再利

用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能

是否正确，最终在FPGA芯片上下载验证逻辑实现。三、实验原理

1．全加器

用途：实现一位全加操作

逻辑图

真值表

X Y CIN S COUT

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1 VHDL程序

数据流描述：

波形图

2．四位串行加法器逻辑图

波形图

3．74283：4位先行进位全加器（4-Bit Full Adder）

逻辑框图

逻辑功能表

注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。

2、C2是低两位相加产生的半进位，C4是高两位相加后产

生的进位输出，C0是低位级加法器向本级加法器的进位输入。四、实验方法与步骤

实验方法：

采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA电路板。

实验步骤：

1、建立工程project，并命名顶层文件为JFQ，按照实验箱上

FPGA的芯片名更改编程芯片的设置。操作是点击Assignment/Device,选取芯片的类型。选择“FLEX10K——

EPF10K20TI144_4”

2、编写VHDL源代码。打开QuartusⅡ软件平台，点击File中得

New建立一个VHDL文件。编写的文件名与实体名一致且为JFQ。VHDL如下：

3、编译与调试。确定源代码文件为当前工程文件，点击

Processing/Complier Tool进行文件编译。编译结果有错误或警告，则将要调试修改直至文件编译成功。

4、波形图。在编译成功后，新建一个波形文件Vector Waveform

File开始设计波形。点击Edit/Insert/Insert node or bus,按照程序所述插入节点。设置end time为2μs，网格大小为100ns。设置x,y,cin的输入波形,cin的输入波形为网格大小200ns的“01”连续时钟变化信号，y的输入波形为网格大小100ns的“01”连续时钟变化信号, x的输入波形为网格大小100ns的“01”连续时钟变化信号。

点击Processing\Generate Functional Simulation Netlist，创建仿真时序网表。然后在Assingment\setting中选择Simulator Settings——Functional,再点击Start Simulation进行功能仿真。

6、FPGA芯片编程及验证。首先进行管脚锁定。点击

Assignment\Pins进入管脚锁定窗口，将x、y、cin锁定到三个输入管脚，cout、s锁定到两个输出管脚。点击Processing/Complier Tool进行编译，成功后就即可将程序下载到芯片。把电路板连接到电脑上，点击Tools\Programmer,进入下载到芯片窗口，选择好硬件及驱动后就可以点击Start进行下载了。

7、建立工程CXSWQJQ，并命名顶层文件为CXSWQJQ，重复

第一步；

8、编写VHDL源代码。打开QuartusⅡ软件平台，点击File中得

New建立一个文件。编写的文件名与实体名一致且为CXSWQJQ，点击File/Save as以“.vhd”为扩展名存盘文件。

VHDL设计源代码如下：

9、将加法器的VHDL文件引入顶层文件夹中，与此VHDL文件

一起重复3-6步；

10、建立工程BXSWQJQ，并命名顶层文件为BXSWQJQ，重复

第一步；

11、编写VHDL源代码。打开QuartusⅡ软件平台，点击File中得

New建立一个文件。编写的文件名与实体名一致且为BXSWQJQ，点击File/Save as以“.vhd”为扩展名存盘文件。

VHDL设计源代码如下：

12、将加法器的VHDL文件引入顶层文件夹中，与此VHDL文件

一起重复3-6步;

五、实验结果与分析

1、编译过程

a)编译过程、调试结果

2、写好的VHDL文件要先点击Processing\Analyze Current File

分析当前文件，成功后进行语法编译Processing\Start\Start

Analyze & Synthesis。

若编译出错，则检查代码，进行调试，再进行以上操作，直至成功。

b)结果分析及结论

代码结构语法均正确，故编译通过。

3、功能仿真

a)加法器：

b)串行加法器：