FPGA设计实验报告.pptx
FPGA实训报告
1.FPGA硬件系统设计1.1 功能要求利用所给器件：一个8位拨码开关（见图1-1），排针40×1，芯片DAC0832×1,芯片LM358×1，一个电位器构成硬件电路，实现与FPGA相连，输出正弦波，三角波，锯齿波，方波。
（图1-1）1.2FPGA硬件系统组成（见图1-2）（图1-2）FPGA框架结构由三部分组成：可编程输入/输出模块I/OB (I/O Block)——I/OB：位于芯片内部四周，主要由逻辑门、触发器和控制单元组成。
在内部逻辑阵列与外部芯片封装引脚之间提供一个可编程接口。
可配置逻辑模块CLB (Configurable Logic Block)——CLB：是FPGA的核心阵列，用于构造用户指定的逻辑功能，不同生产厂商的FPGA 器件其不同之处主要在核心阵列。
每个CLB 主要由查找表LUT （Look Up Table ）、触发器、数据选择器和控制单元组成。
可编程内部连线PI (Programmable Interconnect) ——PI ：位于CLB 之间，用于传递信息。
编程后形成连线网络，提供CLB 之间、CLB 与I/OB 之间的连线。
1.3 FPGA 最小系统简介（见图1-3）（图1-3）1.3.1 FPGA 最小系统板（见图1-4）（图1-4）1.3.2 下载接口Alter 提供常用的编程连接电缆有4种： （1）Byte Blaster 配置电缆 （2）Byte Blaster MV 配置电缆（3）Master Blaster/USB 配置电缆（USB – Blaster ） （4）Bit Blaster 配置电缆计算机接口JTAG 接口FPGA / CPLD 芯片晶振复位电源输入接口输出接口下载电缆AS 接口串口连接时编程电缆选择：可以选择Bit Blaster或Master Blaster配置电缆；并口连接时编程电缆选择：可以选择Byte Blaster或Byte Blaster MV配置电缆；USB连接时编程电缆选择：选择Master Blaster配置电缆。
FPGA实验报告
FPGA实验报告一、实验目的本次FPGA实验目的是通过使用FPGA开发板，了解FPGA的基本原理和应用，培养学生对数字电路设计的基本能力。
二、实验原理FPGA（Field-Programmable Gate Array）是一种可编程逻辑芯片，通过在芯片中加入多个查找表、可编程互连和触发器等基本模块，使得用户可以根据实际需求程序设计芯片的逻辑功能和互连关系。
FPGA的主要优点是能快速更新设计并且重配置灵活，而且速度快、功耗低。
本次实验我们使用的FPGA开发板是Xilinx Spartan-6系列，采用的开发环境是Xilinx ISE Design Suite。
三、实验内容1.实验用到的器件及端口我们使用的FPGA开发板上有多个输入输出端口，如LED灯、开关、按键等。
其中LED灯作为输出端口，开关和按键作为输入端口。
实验中，我们通过控制开关的状态，来控制LED灯的亮与灭。
2.设计电路我们的实验电路主要由一个FPGA芯片、多个LED灯、多个开关和按键等组成。
具体设计如下：（插入电路图）3.编写代码我们使用Verilog语言来描述逻辑电路的功能，并将其编写成代码。
代码示例如下：module led_controllerinput wire CLK,input wire [3:0] SWITCH,output reg [7:0] LEDcase(SWITCH)endcaseendendmodule4.烧录代码通过Xilinx ISE Design Suite的工具链，将上述代码综合、实现、生成比特文件。
然后通过JTAG接口将比特文件烧录到FPGA芯片中。
5.实验结果实验结果是通过观察LED灯的亮灭情况来验证代码的正确性。
根据开关的不同状态，LED灯的亮灭也不同。
四、实验总结通过本次实验，我们深入了解了FPGA的基本原理和应用，并且使用了Xilinx Spartan-6系列的开发板完成了LED控制的实验。
通过观察LED灯的亮灭情况，验证了我们编写的代码的正确性。
FPGA课程设计实验报告
1.标题多功能数字钟电路的分层次设计2. 内容摘要设计一个具有时、分、秒计时的电子钟电路，按24小时制计时。
①准确计时，以数字形式显示时、分、秒的时间；②具有分、时校正功能，校正输入脉冲频率为1Hz；③具有仿广播电台整点报时的功能，即每逢59分51秒、53秒、55秒、57秒时发出4声500Hz低音，在59分59秒发出一声1KHz高音，它们的持续时间均为1秒，最后一声高音结束时刻恰为正点时刻；④具有定时闹钟功能，且最长闹铃时间为1分钟。
3. 总体方案或工作原理示意框图（或流程图）①模24计数器的Verilog HDL设计（counter24.v）小时计数器的计数规律为00—01—…—22—23—00…，即在设计时要求小时计数器的个位和十位均按BCD码计数。
②模60计数器的Verilog HDL设计（counter60.v）分和秒计数器的计数规律为00—01—…—58—59—00… ，可见个位计数器从0~9计数，是一个10进制计数器；十位计数器从0~5计数，是一个六进制计数器。
可以先分别设计一个十进制计数器模块（counter10.v）和一个六进制计数器模块（counter6.v），然后将这两个模块组合起来，构成六十进制计数器。
4. 顶层逻辑电路图组成及原理简单叙述仿真波形如下：分析结论：经仿真波形分析①走时正常；②能〝校时〞〝校分〞；③整点报时；④时段控制到位。
功能完全符合设计要求，可以下载。
5. 对应各模块功能仿真波形（数据分析）分析及结论1、小时计时模块：仿真波形：当小时的高四位为0、1时，小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当小时的高四位为2，同时低四位为3时，小时的高低四位都清零。
实现从00到23的循环计数。
2、分钟计时模块：仿真波形：当分钟的高四位为0、1、2、3、4时，小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当分钟的高四位为5时，同时低四位为9时，分钟的高低四位都清零，实现从00到59的循环计数。
基于FPGA设计的实验报告(模版)
基于FPGA设计的-实验报告姓名学号专业班级一．设计/实验项目名称：四输入抢答器设计基本内容描述：以两输入抢答电路为基本单元构建四输入抢答器。
抢答输入：IN1、IN2、IN3、IN4；低电平复位输入Reset_n；输出：OUT1、OUT2、OUT3、OUT4以高电平表示抢答成功。
二．电路设计及原理两输入抢答电路为基本单元本设计原理图（qiangdaqi_unit.bdf）如图1所示。
图1. 基本单元qiangdaqi_unit原理图图2. 四输入抢答器设计原理图基本单元电路qiangdaqi_unit以双JK触发器为核心，裁判总复位信号Reset_n（低电平有效）接触发器直接置位端，输出OUT1、OUT2应该为低电平，所以OUT1、OUT2接1QN、2QN。
抢答输入IN1和IN2分别作为触发器时钟输入（低电平有效），为限制OUT1、OUT2出现都为高电平情况，1Q和2Q分别与IN2和IN1与非后作为各触发器时钟。
考虑到基本单元电路qiangdaqi_unit扩展应用增加复位输入Reset_in和复位输出Reset_out，当OUT1或OUT2为“1”时产生（低电平有效的）Reset_out输出信号到另一基本单元电路的复位输入Reset_in端，避免产生触发器有效时钟，使该单元两输出均为低电平。
四输入抢答器以图1设计电路生成的设计模块符号进行设计的原理图如图2所示。
Reset_n接inst1和inst2的Reset_n，抢答前复位所有输出均为“0”。
四输入IN1～IN4经反相后接各模块输入，即“1”为有效电平。
三．设计电路仿真与分析四输入抢答器功能仿真结果如图3所示，由仿真图可以知道复位后哪个输入先为“1”则对应输出为“1”，实现四输入抢答器功能。
图3. 四输入抢答器功能仿真图四．实验结论由仿真试验可知：（1）设计功能正确，实现先按键者有输出；（2）输入、输出均为高电平有效，复位信号为低电平有效；（3）将图2电路中反相器inst12～inst15去掉，输入与模块直接相连可实现低电平输入有效。
《FPGA系统设计》实验报告》时序逻辑电路的设计
《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。
二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。
下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。
下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。
下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。
按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。
下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。
为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。
表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。
在实验的过程中，在防抖电路处有了较大的困难。
由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。
在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。
通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。
FPGA设计实验Quartusii实验报告样式
《FPGA设计》实验一：基本组合逻辑电路的设计一、设计目的（9分）（举例）1．掌握基本组合逻辑电路的实现方法。
2．初步了解两种基本组合逻辑电路的生成方法。
3．学习测试模块的编写。
４.理解ＦＰＧＡ（主芯片名称）结构特征、掌握ＦＰＧＡ实验开发软件的用法。
５.通过综合和布局布线了解不同层次仿真的物理意义。
二、实验设备：（1分）安装了Quartus II和Modelsim的PC机，***公司实验箱（开发板），其FPGA芯片为***三、实验原理或设计思路（10分）１、实验原理（举例）二位数据比较器的原理框图如图２.１所示。
图2.1 比较器电路符号引脚说明：A、B皆为二位信号；CLK为时钟脉冲输入；RST为清除控制信号。
AGTB：当A>B时，其值为1，否则为0；AEQB：当A=B时，其值为1，否则为0；ALTB：当A<B时，其值为1，否则为0；２、设计思路（举例）本比较器比较简单，既可以采用行为描述方式，也可采用混合描述方式进行比较器的设计，首先定义比较器的输入、输出端口信号及其数据类型，接着进行比较器的功能描述，其功能描述具有以下特点。
A、B皆为二位信号；CLK为时钟脉冲输入；RST为清除控制信号。
AGTB：当A>B时，其值为1，否则为0；AEQB：当A=B时，其值为1，否则为0；ALTB：当A<B时，其值为1，否则为0；三、Ｖerilog HDL源代码设计及功能解析（30分）module MUX41a (A,B,C,D,S0,S1,S2,S3,Y); //模块名称为MUX41aoutput Y; //定义Y为输出信号 input A, B, C, D; //定义A,B,C,D为输入信号input S0,S1,S2,S3;reg Y; //定义输出端口信号Y为寄存器型变量always @(A,B,C,S0,S1,S2,S3 )begin //块语句起始if (S0==0)Y=A; //当S0 ==0成立，即(S0 ==0)=1时，Y=A；else if (S1==0)Y=B; //当(S1 ==1)为真，则Y=B；else if (S2==0)Y=C; //当(S2 ==2)为真，则Y=C；else if (S3==0) Y=D; //当(S3 ==3)为真，即Y=D；end //块语句结束endmodule四、仿真波形及分析（10分）波形仿真图由上图可以看出：（1）当Set=0,Clr=1时，Clk及Clr均无效，触发器置1，此为异步置位；（2）当Set=1,Clr=0时，Clk及Clr均无效，触发器置0，此为异步清零；（3）当Set=1,Clr=1时，触发器在Clk上升沿时接收D信号，实现D触发器功能；（4）Set和Clr两个信号同时为0是不允许的输入信号，Set、Clr的取值应遵守约束条件Set、Clr禁止同时为低电平值。
fpga实训报告
fpga实训报告摘要：本实训报告旨在介绍FPGA（现场可编程门阵列）的基本原理和应用。
文章首先介绍了FPGA的概念和发展历程，然后详细阐述了FPGA的结构和工作原理。
接着，报告列举了几个常见的FPGA应用领域，并重点介绍了在数字信号处理和通信系统中的应用。
最后，本报告总结了FPGA在实际项目中的优势和挑战，并展望了FPGA技术的未来发展方向。
1. 引言FPGA是一种可编程的逻辑芯片，具有灵活性高、性能强等特点，因而在数字电路设计和嵌入式系统开发中得到广泛应用。
本实训报告将深入介绍FPGA的原理和应用领域。
2. FPGA的概念和发展历程FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，最早由Xilinx公司于1985年推出。
与传统的固定功能集成电路相比，FPGA可以通过编程实现不同的逻辑功能。
随着技术的发展和需求的增加，FPGA的规模不断扩大，性能也不断提高。
3. FPGA的结构和工作原理FPGA由可编程逻辑元件、输入/输出接口和内部互联网络构成。
可编程逻辑元件由可编程查找表（LUT）、触发器和算术逻辑单元等组成，可以通过配置位流（Configuration Bitstream）来实现不同的逻辑功能。
内部互联网络用于连接各个逻辑元件和输入/输出接口，实现信号的传输和通信。
4. FPGA的应用领域4.1 数字信号处理FPGA在数字信号处理中广泛应用，例如音频和图像处理等。
由于FPGA具有并行计算能力和高速数据处理特性，可以实现实时的信号采集、转换和滤波等功能。
4.2 通信系统FPGA在通信系统中也有重要应用，例如调制解调器、协议转换器和网络路由器等。
通过FPGA的可编程性，可以根据不同的通信标准和协议进行灵活配置和优化设计。
4.3 自动化控制FPGA可应用于自动化控制系统，如工业控制和机器人控制等。
通过实时数据采集和处理，FPGA可以实现高精度控制和实时响应。
FPGA实验报告
FPGA实验报告FPGA专业:电子信息科学与技术EDA实验一一(实验内容:用原理图输入法设计8位全加器，具体要求参见教材第六章“原理图输入设计方法“的实验与设计部分(6-1) 二(实验目的1、熟悉利用MAX+plus II的原理图输入方法设计简单组合电路，掌握层次化设计的方法;2、通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程‘三(实验原理一个8位全加器可以由8个1一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相连。
四(实验内容1、设计一位半加器和一位全加器;2、根据1设计8位全加器。
五(实验过程及结果分析(1)半加器原理图如下:波形图如下:封装后如下:(2)一位全加器波形图如下:延迟分析:封装后如下:(3)八位全加器波形图延迟分析:六、总结1 仿真结果都比较理想。
2为了提高加法器的速度，可以采用流水线技术来进行设计以提高数字电路的整体运行速度。
流水线技术就是把在一个时钟周期内执行的操作分成几步较小的操作，并在多个较高速的时钟内完成。
EDA实验二一(实验内容:简单组合电路与时序电路的设计，具体要求参见教材第四章“VHDL设计初步”中的实验与设计(4-1,4-2)。
二(实验目的:熟悉MAX+plus2的VHDL文本设计流程全过程，学习组合电路的设计，多层次电路设计，仿真和硬件测试。
三(实验内容1:利用MAX+PLUS2完成2选1多路选择器的文本编辑输入和仿真测试等步骤。
实验内容2 :引脚锁定以及硬件下载测试。
四(实验报告:1(简单组合电路的设计(1)2选1多路选择器程序如下:波形如下:(2)波形如下:2(简单时序电路的设计 (1)实验内容一:设计触发器程序如下:(2)实验内容二:设计锁存器EDA实验三一(实验内容:8位十六进制频率计设计，具体要求参见教材第五章“VHDL设计进阶”中的实验与设计(5-5)。
FPGA实验报告实验1
西南科技大学实验报告课程名称：基于FPGA的现代数字系统设计实验名称：基于原理图的十进制计数器设计姓名：学号:班级：通信1301指导教师：刘桂华西南科技大学信息工程学院制实验题目：基于原理图的十进制计数器设计一、 实验原理1、实验设计的示意图如下图所示：2、七段数码管译码器的设计：七段数码管属于数码管的一种，是由7段二极管组成。
按发光二极管单元衔接方式分为共阳极数码管和共阳极数码管。
本实验使用共阳数码管。
它是指将一切发光二极管的阳极接到一同构成公共阳极(COM)的数码管。
共阳数码管在应用时应将公共极COM 接到电源VCC 上，当某一字段发光二极管的阴极为低电平相应字段就点亮，当某一字段的阴极为高电平相应字段就不亮。
显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。
下图是七段译码管的显示真值表，对逻辑功能进行分析：时钟端异步清零端为了实现译码功能，采用“最小项译码器+逻辑门电路”的方法实现。
最小项译码器输出能产生输入变量的所有最小项，而任何一个组合逻辑函数都可以变换为最小项之和的标准形式，故采用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。
当译码器输出低电平有效时，一般选用与非门；当译码器输出高电平有效时，一般选用或门。
本实验可以采用ISE软件自带的“Decoder”库中的4线-16线译码器D4_16E（带使能端，输出高电平有效）和“Logic”库中的16输入或门OR16。
由于D4-16E输出高电平有效，所以或门可以选择其中不能使数码管某段亮的输入，从而达到控制数码管每段的亮灭。
因此，将每段需要灭的译码器输出相或起来就可得到每段数码管的译码器。
2、十进制计数器的设计原理调用ISE软件自带的“Counter”库中的十进制计数器CD4CE。
CD4CE是一个同步十进制器，输入有异步清零控制端CLR、工作使能控制端CE和时钟输入端C，输出有BCD码计数值输出端Q3~Q0，进位输出端TC和输出状态标志位CEO。
FPGA设计实验报告
基于UART控制的VGA多模式显示
●vga_controller部分代码分析
显示有效区
基于UART控制的VGA多模式显示
●vga_controller部多模式显示
●vga_controller部分代码分析
colorbar逻辑
基于UART控制的VGA多模式显示
FPGA设计实验课程设计
VGA控制器及 测试平台设计
设计方案汇报
汇报人：朱奎 同组成员：刘高亮
主要设计内容
基于UART控制的VGA多模式显示
● 理解VGA显示基本原理 ● 理解基于verilog语言设计VGA的思路 ● 熟悉软件及FPGA使用流程
基于FPGA的VGA图像显示控制器设计
● 加深对VGA显示的理解 ● 灵活应用FPGA实现VGA图像显示
基于UART控制的VGA多模式显示
● 实验目的 PC端通过串口调试器发送不同指令给FPGA，以显
示不同的VGA测试画面。
● 基本流程
波特率生成
串口接收处理器
PC
驱动VGA显示不同模式
基于UART控制的VGA多模式显示
● VGA显示基本原理
基于UART控制的VGA多模式显示
● VGA显示基本原理
基于FPGA的VGA图像显示控制器设计
●模型建立
此设计要求实现某一分辨率下的VGA显示驱动，能简单显示彩条和图像等。此外要显示的图像等 可存储于外部存储器，运行时，从外部存储器读取显示数据。
rst
hsy
vsy
clk VGA_controller
address
q
ROM
基于FPGA的VGA图像显示控制器设计
基于UART控制的VGA多模式显示
FPGA实验报告
西南科技大学实验报告课程名称： FPGA技术实验名称基于HDL十进制计数、显示系统设计姓名：学号:班级：指导教师：实验题目一、实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。
图2.1系统原理图2、模块端口信号说明设计任务表述：输入信号：clk_50m ---系统采样时钟clk -------待计数的时钟clr ---------异步清零信号，当clr=1，输出复位为0，当clr=0，正常计数ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作输出信号：q[6：0]---------驱动数码管，显示计数值的个位COM---------共阳级数码管公共端（接地，电路板原理图）3、以自顶向下的设计思路进行模块划分整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk,先通过消抖模块消抖后，再输出至后续使用。
图2.2系统模块划分和引脚连线图由以上分析可知本设计总共包括3个模块：1）十进制计数器（cnt10.v）模块。
2）驱动七段数码管的模块（led.v)。
3）由于实验板上按键需要进行消抖，所以需要一个消抖模块（debounce_module），待计数的时钟clk输入至计数器前，先通过消抖模块。
1）十进制计数器模块（cnt10.v）实验原理输入:CLK -------待计数的时钟CLR ---------异步清零信号，当CLR =1，输出复位为0，当CLR =0，正常计数ENA---------使能控制信号，当ENA=1，电路正常累加计数，否则电路不工作输出：SUM[3:0]---------- 计数值的个位。
即，在CLK上升沿检测到SUM=9时，SUM将被置0，开始新一轮的计数。
COUT ------------计数值的十位进位，即：只有在时钟CLK上升沿检测到SUM=9时，COUT将被置1，其余情况下COUT=0。
FPGA实验报告
电气技术实践可编程逻辑器件FPGA应用开发实验报告2016年12月目录一、实验目的二、实验要求三、实验内容四、实验代码及实验结果（1）4位二进制加法计数器（2）半加器（3）LED静态显示（4）38译码器（5）点阵扫描显示（6）步进电机状态机五、实验感想六、学习并使用FPGA的心得与体会七、电气技术实践总结一、实验目的1、熟悉使用可编程逻辑器件(Altera公司FPGA Cyclone系列EP1C6Q)。
2、熟悉使用硬件描述语言VHDL。
3、掌握FPGA集成环境(Altera公司FPGA QuartusII 开发流程。
4、熟悉使用核心目标系统板与接口电路等工作原理及其功能模块绑定信息。
5、熟悉并掌握下载线方式和下载文件的选择。
二、实验要求1、学习并掌握文本、图形等输入和时序、功能仿真方法。
2、学习并熟悉门电路、组合电路、时序电路等单一模块功能。
3、学习并设计各种不同状态机逻辑功能。
4、学习并设计由单一模块→较多功能模块集成→系统集成方法。
5、学习并选择多种模式显示(发光二极管显示、米字型数码管显示、七段数码管→动态扫描或静态扫描显示、LED点阵显示各种字符和图形或静止或移动等方式、LCD液晶显示各种字符和图形或静止或移动等方式)。
6、根据自已的兴趣和愿望，可从以下给定的实验目录中选取或自已设定功能题目。
7、实验数目没有要求，关键是看质量，是否是自已编写、调试、实现。
三、实验内容1、按指导书集成开发环境章节操作实现文本编程实例1和图形编程实例2全过程。
2、任选门电路、组合电路、时序电路实验各完成一个其逻辑功能，其实现方案自已规定。
在进行FPGA目标器件输入和输出引脚绑定时，输入引脚绑定高/低电平、单脉冲、各种分频连续脉冲等多种信号，输出引脚可绑定发光二极管、七段数码管、LED点阵等显示模式。
3、在完成1位十进制计数器的基础上，可增加完成2或3等多位十进制计数器逻辑功能并用多位七段数码管来显示。
4、根据状态机工作特点，设计一个有一定功能效果的例程。
FPGA课程设计实验报告
合肥工业大学大学实验报告课程名称： FPGA设计实验名称：移位乘法器设计 & 8位Booth乘法器设计*名：**学号: ********班级：电子科学与技术11-1班指导教师：**合肥工业大学电子科学与应用物理学院制移位乘法器一、实验原理移位和相加乘法原理，乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数右移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。
移位乘法器工作流程图二、实验步骤算法主程序module MUL(A,B,data);input [7:0] A;input [7:0] B;output [15:0] data;wire [15:0] data;reg [7:0] D;reg [7:0] A1;reg [7:0] B1;reg C;always @(A or B)beginA1 = A;B1 = B;D = 0;C = 0;repeat(8)beginif(A1[0]==1){C,D} = D + B1;else{C,D} = D + 0;{C,D,A1} = {C,D,A1} >> 1;endendassign data = {D,A1};endmodule移位乘法器测试文件module test;reg [7:0] A;reg [7:0] B;// Outputswire [15:0] data;// Instantiate the Unit Under Test (UUT) MUL uut (.A(A),.B(B),.data(data));initial begin// Initialize InputsA = 0;B = 0;// Wait 100 ns for global reset to finish#20;A = 8'b0000_0010;B = 8'b0000_1101;// Add stimulus hereendendmodule三、实验结果及分析2进制输入输出结果10进制输入输出结果四、体会通过移位乘法器的设计，简单的了解了ISE软件的基本功能，主要菜单选项，以及如何建立一个工程，如何在工程里面写程序和进行编译和综合等。
FPGA实验报告
实验报告课程名称： FPGA技术实验名称：用状态机实现序列检测器的设计姓名：学号:班级：指导教师：实验题目一、实验原理1、实验目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。
2、实验内容：应用有限状态机设计思路，检测输入的串行数据是否是“010000”，本次实验由顶层文件、串行检测、并行数据转串行、数码管显示四个模块组成。
图3.1整体模块方块图3、序列检测器的原理说明：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出A，否则输出b。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
例3-1描述的电路完成对特定的序列数"100101"的检测的部分HDL代码。
当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“b”。
4、系统共包括4个模块：4.1、并行数据转串行数据模块（xulie.v）1）、输入端口：clk-----系统时钟，由按键K2通过消抖模块后提供。
din6-----6bits输入数据，需在时钟控制下，串行输出。
reset----系统复位信号，当reset=1’b1时，系统输出复位，否则系统正常工作。
2）、输出端口：din----------1bit输出信号3）、操作要求及功能描述：1、异步复位，在时钟控制下，将并行输入数据din6[5:0]，按照din[5]，din[4]，din[3]，din[2]，din[1]，din[0]的顺序输出至串行检测模块的输入端口din。
2、根据设计要求，先画出并行数据转串行数据模块的状态转移图，在此基础上写出HDL代码。
3、比较实验指导书提供并行数据转串行数据模块（xulie.v）的参考代码，总结有限状态机的HDL4.2、串行检测模块（schk.v）1）、输入信号：DIN-----1bit的串行输入数据CLK-----同步输入时钟CLR ------异步清零信号，当CLR=1，系统输出置0，否则，系统正常工作2）、输出信号：AB--------4bits数据，如果系统检测到6’b100101的串行输入，AB=4’b1010，否则，AB=4’b1011。
《FPGA系统设计》实验报告》简单逻辑电路设计与仿真
《FPGA系统设计》实验报告》简单逻辑电路设计与仿真
一、设计任务
1、掌握组合逻辑电路的设计方法。
2、掌握结构体的三种描述方式，加深FPGA设计的过程。
二、设计过程
1、在结构体中使用行为描述方式，设计一位二进制数的半加器，
两个数分别是a和b，和为s，进位为c。
行为描述
图2.1 引脚分配图
2、在结构体中使用数据流描述方式，设计一位二进制数的半加器，两个数分别是a和b，和为s，进位为c。
数据流描述方式
图2.2 引脚分配图
3、在结构体中使用结构化描述方式，设计一位二进制数的半加器，两个数分别是a和b，和为s，进位为c。
结构化描述方式
图2.3 引脚分配图
三、总结
本次实验分别用行为描述、数据流描述方式、结构化描述方式来实现，关键是在于程序代码上有所不同，接线方式并不改变。
FPGA实验报告
数字电路与逻辑设计用Verilog编程用FPGA实现汽车尾灯操纵系统实验报告学院：信息与通信工程学院专业：电子信息工程班级：03组员：傅远昌77张楷78一．实验要求依照汽车行驶状态自动操纵汽车尾灯1.直行：尾灯不亮2.右转：右边尾灯亮而且按秒闪烁，左侧尾灯不亮3.左转：左侧尾灯亮而且按秒闪烁，右边尾灯不亮4.临时停车或故障：双侧尾灯同时闪烁5.倒车显示二．用ＦＰＧＡ实现方式设计１.用三色LED代表左右汽车尾灯，为了便于区分，左尾灯选择靠左的三色LED且显示为蓝色，右尾灯选择靠右的三色LED且显示为红色。
两灯同时闪烁表示停车或倒车。
２.用八个单色ＬＥＤ以流水灯的方式显示汽车的行驶状态，向前转动表示汽车前行，向后转动表示汽车到车，只有前四个LED亮表示左转，只有后四个ＬＥＤ亮表示右转。
３.用四个拨码开关别离表示前行、左转、右转、故障（倒车），器输入组合1000表示前行，0100表示左转、0010表示右转、0001表示故障（倒车）；三．设计思路分析１.利用不同的进程来别离处置时钟分频及各个状态下的灯光成效２.用三色LED代表左右汽车尾灯３.用拨码开关操纵汽车行驶状态４.用单色LED显示汽车行驶状态５.利用状态机的思想来设计，通过过状态来决定灯光成效，通过外部输入来改变状态。
四．波形仿真五．管脚分派１.输入管脚分派：２.输出管脚分派：六．实验总结体会：（1）本次实验，咱们采纳模块化的设计方式，将整体分成不同功能的模块，如计时模块、分频模块、显示操纵模块、LED灯显示模块，然后分模块编写程序（由小组人员分工完成），以后再将模块之间用变量连接起来，从而实现汽车尾灯显示要求。
（2）在实现本次设计的进程中，使咱们了解了汽车尾灯的大体原理，从而让咱们感觉，第一次将咱们的专业知识与生活联系起来，增强了咱们对本课程的学习爱好。
（3）在本次实验的实现进程中，通过挪用case语句、always语句，是咱们进一步加深了对case、always语句的熟悉，而且能够将其运用到其他设计中，使咱们进一步熟练了这种设计方式和verilog程序设计语言。
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基于UART控制的VGA多模式显示
●寄存器传输级（RTL）示意图
基于UART控制的VGA多模式显示
●vga_controller部分代码分析
宏定义实现分辨率及刷新频率变换
基于UART控制的VGA多模式显示
●vga_controller部分代码分析
行场同步信号
基于UART控制的VGA多模式显示
THANKS
●模型建立
此设计要求实现某一分辨率下的VGA显示驱动，能简单显示彩条和图像等。此外要显示的图像等 可存储于外部存储器，运行时，从外部存储器读取显示数据。
rst clk
hsy vsy
VGA_controller address ROM
q
基于FPGA的VGA图像显示控制器设计
●后续改进计划
●由单幅图像增至多幅图像显示 ●增加按键切换功能
基于UART控制的VGA多模式显示
● 实验目的 PC端通过串口调试器发送不同指令给FPGA，以显 示不同的VGA测试画面。 ● 基本流程
波特率生成 串口接收处理器 PC
驱动VGA显示不同模式
基于UART控制的VGA多模式显示
● VGA显示基本原理
基于UART控制的VGA多模式显示
● 模块划分
FPGA设计实验课程设计
VGA控制器及 测试平台设计
设计方案汇报
汇报人：朱奎 同组成员：刘高亮
主要设计内容
基于UART控制的VGA多模式显示
● 理解VGA显示基本原理 ● 理解基于verilog语言设计VGA的思路
● 熟悉软件及FPGA使用流程
基于FPGA的VGA图像显示控制器设计
● 加深对VGA显示的理解 ● 灵活应用FPGA实现VGA图像显示
●vga_controller部分代码分析
显示有效区
基于UART控制的VGA多模式显示
●vga_controller部分代码分析
色彩逻辑
基于UART控制的VGA多模式显示
●vga_controller部分代码分析
colorbar逻辑
基于UART控制的VGA多模式显示
●modelsim仿真结果
存在的问题：虽Biblioteka 场同步信号正常，但是RGB的显示波形并不能符合要求，预测是仿真文件中串 口信号uart_rx的给定方式有误，后续有待改进。
基于FPGA的VGA图像显示控制器设计
●基本思路
可以利用BmpToMif工具将.bmp格式的图像文件转化为.mif格式，利用Quartus II 7.2中自带的IP 核产生一个ROM存储器，并用其初始化.mif文件，将图像文件写入存储器。最终编程控制VGA显示图 像。
基于FPGA的VGA图像显示控制器设计
基于UART控制的VGA多模式显示
●上板测试结果
利用串口测试程序向FPGA发送00（彩条）、01（红）、02（绿）、03（蓝）等指令，实现显示 画面的切换。
基于FPGA的VGA图像显示控制器设计
●主要目的
此设计要求实现某一分辨率下的VGA显示驱动，能简单显示和图像。此外要显示的图像等可存储 于外部存储器，运行时，从外部存储器读取显示数据。