第二章 基本MOS元件物理

鳥瞰示意圖和MOS上視圖。
例題 2.5
繪出圖2.29(a)中電路佈線設計圖 (Layout design)
解： 注意 M1 和 M2 在節點 C 分享同一個源極/汲極接面，而 M2 和 M3 在節點 N 分享同一個 S/D 接面。我們猜測三個電晶體可以如圖2.29(b)之佈線圖， 將其餘端點連接起來，便可得到圖2.29(c)之佈線圖。注意 M3 之閘極多 晶矽層無法直接連至 M1 之源極，因此需要另一條金屬連線。
圖2.26 通道長度加倍的影響
次臨界傳導
(Subthreshold)
當 VGS ≒ VTH 時，一個弱反轉層仍會存在，且電流亦會由 汲極流回源極，甚至當 VGS ＜ VTH 時，ID 仍為有限，其和 VGS 之關係為指數相關。當 VDS > 200mV 時
其中ζ > 1 為一非理想因子，且 VT = kT/q。
考慮一攜帶電流 I 之半導體柱，沿著電流方 向之電荷密度為 Qd，其電荷速度為 v。則 I=Qd〃v
I/V特性圖之推導(二)
(a)源極和汲極電壓相同之通道電荷； (b)源極和汲極電壓不同之通道電荷。
I/V特性圖之推導(三)
1. VGS≧VTH 時之通道電荷密度 2. 考慮汲極端電壓為 VD，則通 道中某一點 x 之電荷密度 3. 若 v=μE 為通道內電子速度， 其中μ為電荷載子遷移率，E為 電場，則電流值為 4. 考慮邊界條件 V(0)=0，V(L)=VDS，同乘 dx 並對其積分
例題 2.7
繪出 VX 由 0 變至 3V 時，圖2.34中 M1 之電容圖。假設 VTH= 0.6V 且 λ=γ= 0。
例題 2.7〈續〉
解： 為避免混淆，如圖2.34所示，我們將三個端點標上記號。當 VX≒ 0 時， M1 操作於三極管區，CEN≒CEF=(1/2)WLCox+WCov，且 CFB 為最大值， CNB 則和 VX 無關。當 VX 超過 1V 時，源極和汲極的角色會互換[圖 2.35(a)]；而當 VX ≧ 2V－0.6V 時，M1 將會脫離三極管區。其電容變化 如圖2.35(b)和(c)所示。
ΦF=(kT/q)ln(Nsub/ni) ，其中 q 為電子電荷，Nsub 為基 板摻雜濃度，Qdep 為空乏區之電荷數量，Cox 為單位 面積之閘氧化層電容，εsi 代表矽的介電常數。 摻入 p+ 雜質改變氧化層界面附近的基板濃度進而改 變臨界電壓值。
PFET的開啟
在PFET中形成反轉層。
I/V特性圖之推導(一)
從源極至汲極路徑可用一 線性電阻表示
例題 2.1
如圖2.14(a)所示，繪出 M1 之開啟電阻和之關係圖。假設 μnCox= 50 μA/V2，W/L= 10，VTH= 0.7V。注意其汲極端為開啟狀態。
解： 因為汲極端被開啟，ID= 0 且 VDS= 0，因此如果元件開啟時，將操作於 深三極管區。當 VG<1V+VTH 時，M1 關閉且 RD= ∞。當 VG>1V+VTH 時， 我們得到
答： 我們寫出下列式子 且 1 / L，我們注意到如果長度加倍時，ID/VDS 斜率將會變為四分之 一。此乃是因為 I D VDS L 1 L2 (圖2.26)，當給定一驅動閘極 －源極電壓時，較大之 L 可提供較理想的電流源，但會降低元件之電流 容量，因此 W 可能必須被等比例地增加。
L’ 實際上為 VDS 的函數， L’=L－ΔL， 即 1/L’=(1+ΔL/L)/L，並假設 ΔL/L 和 VDS 間關係為一次效應， ΔL/L=λVDS，λ 為通道長度調 變係數，可得在飽區電流為
此現象導致在 ID/VDS 特性圖中 飽和區之斜率不為零，則 gm 式必須被修正。
例題 2.4
維持所有參數為常數，繪出當 L=L1 及 L= 2L1 時，MOSFET之 ID/VDS 特 性圖。
5. 因為 ID 在通道中為一常數
三極管區汲極電流電壓關係圖
(Triode)
拋物線峰值發生於 VDS=VGS－VTH， 此時電流為 I 1 C W (V V ) 2 D n ox GS TH 2 L
深三極管區之電阻特性
(Deep triode)
VDS≦VGS－VTH 時稱元件操 作於三極管區或線性區。 若 VDS<<2(VGS－VTH ) ，可 得
第二章 基本MOS元件物理
Basic MOS Device Physics
簡目
2.1 一般性考慮
2.1.1 以MOSFET做為開關 2.1.2 MOSFET結構 2.1.3 MOS符號
2.4 MOS元件模型
2.4.1 MOS元件設計 2.4.2 MOS元件電容 2.4.3 MOS小信號模型 2.4.4 MOS SPICE模型 2.4.5 NMOS元件 vs. PMOS元件 2.4.6 長通道元件 vs. 短通道元件
MOS元件電容
(1) C1 WLC ox (2) C2 WL q si N sub / 4( F ) (3) C3 和 C4 不可寫成 CLDCox，應以重 疊電容 Cov 表示。
(4) 下板電容 Cj 和側邊電容 Cjsw。
C j C j 0 /[1 VR / B ]m
例題 2.6
為基板效應係數。
例題 2.3
如圖2.23(a)所示，繪出 VX 從 －∞ 至 0 之汲極電流圖。假設 VTH0= 0.6V， γ= 0.4V1/2，2ΦF= 0.7V。
解：
如果負 VX 值夠大時，M1 臨界電壓將會超過 1.2V 且元件為關閉狀態， 也就是說
因此 VX1=－4.76V。當 VX1 < VX < 0 時，ID 將會增加。根據下式 圖2.23(b)顯示了其特性結果。
飽和區時，電流由 x= 0 積分至 x=L’ ，L’ 為 Qd 降至 0 之處， 因此可得電流為
飽和MOSFET做為連接汲極和源極之電流源，將電流送至接 地端或由VDD處吸引電流，換句話說只有一端是浮動的。
P百度文库OS元件之電流公式
三極管區: VDS < (VGS－VTH)
飽和區: VDS (VGS－VTH)
NFET的開啟現象
(a)閘電壓驅動之MOSFET；(b)空乏區之形成； (c)初始的反轉層；(d)反轉層形成。
Threshold Adjustment
In practice, the threshold value is “ negative” and not suitable to circuit design. the threshold voltage is typically adjusted by implantation of dopants into the channel area. PMOS Device Formation of inversion layer in a PMOSFET when the gatesource voltage becomes sufficiently negative.
MOS元件設計
The layout of a MOSFET is determined by: 1. Electrical properties required of the device in the circuit. 2. “Design rules” imposed by the technology. Ex: To minimize capacitance of S and D, W is the channel width, the other dimension must be large enough to accommodate the contact windows and is specified by the technology (diffusion encloses contact rule).
如圖2.19所示，如果元件進入三極管區時，轉導將會減少，而為了放大 之故，我們通常使用MOSFET之飽和區。
基板效應
(Body effect)
負基板電壓之NMOS元件。
基板效應
當基板負向電壓 VB 變大時，更多電洞被吸引至基板連接區， 產生更多負電荷使空乏區變寬，Qd 增加，VTH 亦會增加，稱 為基板效應或反閘極效應。
2.2 MOS I/V特性圖
2.2.1 臨界電壓 2.2.2 I/V特性圖之推導
2.3 二階效應
學習積體電路設計的方法
1. 以量子力學開始，並了解固態物理、半導體元件物 理、元件模型，最後則是電路的設計。 2. 將每個半導體元件視為一黑盒子，其特性皆以端點 電壓和電流表示，因此不需要注意元件內部運作更 可設計電路。
以MOSFET做為開關
MOS元件的簡單示意圖。閘極電壓 VG 為高 電壓時，電晶體將連接源極與汲極；而當 VG 為低電壓時，電晶體則隔絕源極與汲極。
MOSFET結構
Leff = Ldrawn－2LD
Leff 為等效長度，Ldrawn 為全長，LD 為擴散長度。
對於源極和汲極來說，結構是對稱的。
臨界電壓
Threshold voltage: the gate voltage for which the interface is “as much n-type as the substrate is p-type.”
VTH 臨界電壓為界面反轉時之閘極電壓。
ΦMS 為多晶矽閘極和矽基板功函數之間的差。
計算圖2.32中二種結構之源極和汲極接面電容。
解：
例題 2.6〈續〉
對圖2.32(a)之電晶體而言，我們可以得到
而對圖2.32(b)而言，
圖2.32(b)之幾何形狀被稱為摺疊(folded)結構。當我們提供同樣的 W/L 時， 圖2.32(b)之汲極接面電容比圖2.32(a)還小。 在上述計算中，我們已假定源極或汲極之總周長為 2(W+E) 乘上 Cjsw。面對通道之側邊電容可能會比其它三個側面電容小，因為通道截 止佈植效應(channel-stop implant)(見第十七章)。儘管如此，我們還是假 定所有的四個側邊都有相同的單位電容，因為電路中的每個節點都連結 至許多其它的元件電容，故由假設所造成的誤差可以忽略不計。
轉導
(Transconductance)
定義一指標為汲極電流變化除以閘極－源極電壓變化，代表 元件將電壓轉換成電流的能力，稱為轉導。
MOS轉導與驅動電壓及汲極電流之關係圖
飽和區和三極管區之概念示意圖
例題 2.2
如圖2.19所示，繪出轉導和之關係圖。
解： 當 VDS 從無限大開始減少，了解 gm 是較為簡單的，只要 VDS ≧ Vb－ VTH，M1 將操作於飽和區，ID 則為常數。從式(2.18)得知 gm 亦為常數。 當 VDS < Vb－VTH 時，M1 操作於三極管區，且：
此結果繪於圖2.14(b)中。
飽和區之成因
(Saturation)
VDS＞VGS－VTH 時，汲極電流 不會依照拋物線特性而會維持 不變，稱元件操作於飽和區。
當 V(x) 趨近 VGS－VTH 時，Qd(x) 會降至零，反轉層將會在 x≦L 處截止，並往源極方向移動， 稱截止效應。
飽和區電流推導及電流源
基板連接
MOSFET為一個四端元件，一般NMOS電晶體基 板連接至系統中最小的供應電壓，通常實際的連 接是透過一電阻 p+ 區域提供。
PMOS元件
(a)簡單PMOS元件；(b)在 n 型井中的PMOS 。
一般 n 型井連接至系統中最大的供應電壓。
MOS符號
三種常用表示NMOS和PMOS電晶體的電路符號。
不同操作區中的元件電容
(1) 關閉：
CGD CGS CovW CGB (WLC ox )Cd /(WLC ox Cd )
Cd WL q si N sub / 4( F )
(2) 深三極區： CGD CGS WLC ox / 2 WC ov (3) 飽和區： CGS 2WLeff Cox / 3 WC ov
基板效應對輸入輸出電壓的影響
(a)源極－基板電壓隨輸入電壓改變之電路。 (b)無基板效應時，如果 I1 為常數，Vin－Vout 亦為常數。
(c)有基板效應時，VTH 升高，為了保持 ID 為常數，Vin－Vout 值必須增加。
通道長度調變效應
(Channel Length Modulation (Early) Effect)