时序逻辑电路实验
时序逻辑电路实验报告
时序逻辑电路实验报告一、实验目的1. 加深理解时序逻辑电路的工作原理。
2. 掌握时序逻辑电路的设计方法。
3. 掌握时序逻辑电路的功能测试方法。
二、实验环境1、PC机2、Multisim软件工具三、实验任务及要求1、设计要求：要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。
2、实验内容：（1）按要求完成上述电路的功能。
（2）验证其功能是否正确。
四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程）首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。
画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。
然后通过化简卡诺图，得到对应的次态的状态方程；然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。
然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。
接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。
五、实验电路（画出完整的逻辑电路图和器件接线图）六、总结调试过程所遇到的问题及解决方法，实验体会1、设计过程中遇到过哪些问题？是如何解决的？在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。
2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。
实验11 时序逻辑电路分析
实验十一 时序逻辑电路的分析一、 实验目的了解JK 触发器、Ｄ触发器的性能，学习使用由触发器组成的各种时序逻辑电路。
二、实验仪器1． 1台编号为 RTSD －4 的数字电路实验箱 2． 1块编号为 UT70A 的数字万用表3． 2 片编号为74LS112 的集成块，每一片74LS112 内部集成了两个JK 触发器 4． 2 片编号为74LS74 的集成块，每一片74LS74 内部集成了两个D 触发器三、实验内容1． 异步二进制计数器 2． 自循环移位寄存器四、实验原理图CPK图11－1 十六进制计数器原理图CP K图11－2 自循环移位寄存器原理图五、实验操作过程1. 实验准备(a) 熟悉集成块74LS112 和74LS74：74LS112内含有2个JK 触发器，其管脚定义如图11－3所示， 第16号管脚是电源管脚， 接 +5V 电源；第8 号管脚需要接地。
U CC K 2J 2Q 2K 1J 1Q 1地R D 2R D 1CP 1CP 2S D 1S D 2Q 1Q 2图11－3 74LS112 的管脚排列图74LS74内含有2个D 触发器，其管脚定义如图11－4所示，第14管脚是电源管脚，接 +5V 电源；第7 管脚需要接地。
U CCCP 2D 2Q 2Q 1地CP 1D 1R D 1S D 1R D 2S D 2Q 1Q 2图11－4 74LS74 的管脚排列图(b)为了方便电路连线，对原理图中每个信号均进行管脚编号。
例如：图11－1中输出信号Q4 的编号为2 (9)，表示Q4 对应第2片74LS112的第9号管脚；输入信号CP1 的编号为1 (1)，表示CP1 对应第1片74LS112的第1号管脚。
又如：在图11－2中，输出信号Q4 的编号为2 (9)，表示Q4 对应第2片74LS74的第9号管脚；输入信号D1 的编号为1 (2)，表示D1 对应第1片74LS74的第2号管脚。
(c) 打开数字电路实验箱的盖子，接好实验箱的电源线，断开电源开关，在实验箱上配好两片74LS112 集成块、两片74LS74集成块。
时序实验实验报告
一、实验目的1. 掌握时序逻辑电路的基本原理和设计方法。
2. 熟悉常用时序逻辑电路器件的结构和功能。
3. 培养实际操作能力，提高电路设计水平。
二、实验原理时序逻辑电路是指输出不仅与当前输入有关，还与过去输入有关，即电路的输出状态具有记忆功能的电路。
本实验主要涉及同步计数器和寄存器的设计与测试。
三、实验设备1. 数字电子实验箱2. 示波器3. 信号发生器4. 74LS163、74LS00、74LS20等集成器件四、实验内容1. 设计一个4位同步计数器，实现二进制加法计数功能。
2. 设计一个8位同步寄存器，实现数据的暂存和传送功能。
五、实验步骤1. 4位同步计数器设计（1）根据计数器功能要求，列出状态转换表。
（2）根据状态转换表，画出状态转换图。
（3）根据状态转换图，画出电路图。
（4）将电路图连接到实验箱上，并进行调试。
（5）观察计数器输出，验证计数功能是否正确。
2. 8位同步寄存器设计（1）根据寄存器功能要求，列出数据输入、保持、清除和输出控制信号的真值表。
（2）根据真值表，画出电路图。
（3）将电路图连接到实验箱上，并进行调试。
（4）观察寄存器输出，验证寄存功能是否正确。
六、实验结果与分析1. 4位同步计数器实验结果经过调试，4位同步计数器能够实现二进制加法计数功能。
观察计数器输出，验证计数功能正确。
2. 8位同步寄存器实验结果经过调试，8位同步寄存器能够实现数据的暂存和传送功能。
观察寄存器输出，验证寄存功能正确。
七、实验总结本次实验，我们通过设计4位同步计数器和8位同步寄存器，掌握了时序逻辑电路的基本原理和设计方法。
在实际操作过程中，我们提高了电路设计水平，培养了实际操作能力。
八、实验心得1. 在设计时序逻辑电路时，要充分理解电路功能要求，合理选择器件，确保电路能够实现预期功能。
2. 在调试过程中，要仔细观察电路输出，发现问题及时解决。
3. 通过本次实验，我们对时序逻辑电路有了更深入的了解，为今后学习和实践打下了基础。
《FPGA系统设计》实验报告》时序逻辑电路的设计
《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。
二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。
下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。
下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。
下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。
按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。
下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。
为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。
表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。
在实验的过程中，在防抖电路处有了较大的困难。
由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。
在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。
通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。
时序逻辑电路设计实验心得
时序逻辑电路设计实验心得一、实验简介时序逻辑电路设计实验是数字电路课程中的一个重要实验，旨在让学生掌握时序逻辑电路设计的基本原理和方法，培养学生的实践能力和创新思维。
二、实验内容本次实验主要涉及到以下内容：1. 时序逻辑电路的基本概念和原理；2. 时序逻辑电路的设计方法和步骤；3. 时序逻辑电路的仿真与验证。
三、实验步骤1. 确定设计需求：根据所给条件，确定需要设计的时序逻辑电路的功能和性能指标。
2. 设计状态图：根据设计需求，画出状态转移图，并确定每个状态对应的输出。
3. 设计状态表：将状态转移图转化为状态表，并标注每个状态对应的输出。
4. 设计触发器电路：根据状态表，选择合适的触发器类型，并设计出相应的触发器电路。
5. 设计组合逻辑电路：根据状态表和触发器电路，设计出组合逻辑电路，并将其与触发器电路相连。
6. 仿真验证：使用仿真软件进行仿真验证，检查时序逻辑电路是否符合设计要求。
四、实验心得1. 对于时序逻辑电路的设计，需要先确定设计需求，再进行具体设计。
在确定设计需求时，需要充分考虑实际应用场景和性能要求。
2. 在状态图和状态表的设计过程中，需要注意状态之间的转移条件和输出值的确定。
尽量将状态转移图简化，减少状态数目，提高电路的可靠性。
3. 在选择触发器类型时，需要考虑电路的时序要求和实际应用场景。
常见的触发器类型有D触发器、JK触发器、T触发器等。
4. 在组合逻辑电路的设计过程中，需要充分利用逻辑门和多路选择器等基本元件进行组合，并注意信号延迟和冲突等问题。
5. 在仿真验证过程中，需要认真分析仿真结果，并对不符合要求的地方进行修改和优化。
五、实验总结通过本次时序逻辑电路设计实验，我深入了解了时序逻辑电路的基本原理和方法，并掌握了一定的实践能力。
在今后的学习和工作中，我将继续加强对数字电路知识的学习，并不断提高自己的技能水平。
时序逻辑电路设计实验报告总结
时序逻辑电路设计实验报告总结本次实验是关于时序逻辑电路设计的，是一项基础性实验内容。
目的在于通过实验学习并掌握时序电路的设计方法及其实现过程。
在本次实验中，我们学习了时序逻辑电路的实现方式、时序逻辑电路设计中需要掌握的关键点，并完成了相应的实验内容。
实验步骤：1. 组件布线连接。
本次实验需要用到的器材包括：逻辑分析仪、数字电路实验箱等。
首先将数字电路实验箱中的两个 JK 触发器组成的二进制计数器和以成功率为主，在进一步话题构建上努力弥补北方口音的本土语音合成引擎分别与逻辑分析仪进行正确的连接。
2. 测试器件连接正确性。
在这一步，我们将输入‘1’，并进行此操作多次，查看电路是否按照计数器的要求按顺序计数。
此步骤可以验证电路布线连接是否正常，如果不正常则需要重新进行布线连接。
3. 设计时序电路。
在此步骤中，我们需要进行时序电路的设计。
具体操作方法请见下文。
4. 进行电路测试。
在此步骤中，我们将按照设计的时序电路流程对电路进行测试，以验证其是否按照要求工作。
实验结果：在进行实验过程中，我们成功地完成了组成二进制计数器的 JK 触发器的布线连接，并通过多次输入‘1’的测试，确保电路按照计数器的要求正确计数。
随后，我们利用时序图对时序电路进行了设计，并按照设计流程进行了实验测试。
实验总结：时序逻辑电路设计实验是一项基础性实验内容，对于我们在日后进行电路设计和实现过程中有很大的帮助。
本次实验中，我们在实践中掌握了时序电路设计的流程及其实现方法，亲手完成了实验操作，增强了我们的实践技能。
同时，本次实验中，我们还发现了不足之处，对于实验结果进行了反思，提高了我们的思考能力和分析问题的能力。
总之，本次时序逻辑电路设计实验是一次很有意义的实验。
通过实验，我们掌握了更多的实践技能、加深了自己对于电路的理解，并提高了自己的思考能力和分析问题的能力。
希望未来能有更多的实践机会，为我们加深知识、提高能力打下更为坚实的基础。
时序逻辑电路的设计与测试实验报告
时序逻辑电路的设计与测试实验报告一、实验目的本实验旨在让学生掌握时序逻辑电路的设计与测试方法，了解时序逻辑电路的基本原理和特点，以及掌握时序逻辑电路的设计流程和测试方法。
二、实验原理1. 时序逻辑电路的基本原理时序逻辑电路是指由组合逻辑电路和存储器件组成的电路，具有记忆功能。
它能够根据输入信号的状态和过去的状态来决定输出信号的状态。
时序逻辑电路包括触发器、计数器、移位寄存器等。
2. 时序逻辑电路的特点（1）具有记忆功能，能够存储过去状态；（2）输出信号不仅与输入信号相关，还与过去状态相关；（3）具有延迟特性，输出信号需要一定时间才能稳定下来。
3. 时序逻辑电路的设计流程（1）确定功能要求；（2）选择合适的存储器件和触发器；（3）设计组合逻辑部分；（4）设计时钟控制部分；（5）综合验证。
4. 时序逻辑电路测试方法常用测试方法包括仿真测试和实际硬件测试。
仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。
三、实验内容本次实验的内容为设计一个简单的计数器电路，该电路能够对输入信号进行计数，并将结果输出到LED灯上。
四、实验步骤1. 确定功能要求本次实验要求设计一个4位二进制计数器，能够对输入信号进行计数，并将结果输出到LED灯上。
2. 选择合适的存储器件和触发器本次实验选择D触发器作为存储器件，因为它具有较高的稳定性和可靠性。
同时，还需要选择合适的时钟控制电路，以确保计数器能够正常工作。
3. 设计组合逻辑部分组合逻辑部分主要包括加法器和译码器。
加法器用于将当前计数值加1，译码器则用于将二进制码转换成LED灯能够显示的十进制码。
4. 设计时钟控制部分时钟控制部分主要包括时钟发生电路和时序控制电路。
时钟发生电路用于产生稳定的时钟信号，时序控制电路则用于控制D触发器的输入端和输出端。
5. 综合验证综合验证包括仿真测试和实际硬件测试。
仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。
时序电路测试及研究实验报告总结
时序电路测试及研究实验报告总结时序电路测试及研究实验报告总结一、实验目的1. 理解时序电路的基本概念和原理；2. 学习时序电路的设计方法；3. 掌握时序电路测试方法。
二、实验器材1. 电源；2. 示波器；3. 函数发生器；4. 逻辑分析仪。
三、实验原理1. 时序电路的概念和分类：时序电路是指由触发器、计数器等组成的数字电路，按照信号传递时间顺序控制输出信号状态。
根据输入输出关系可分为同步时序电路和异步时序电路。
2. 触发器：触发器是一种用于存储二进制信息的数字元件，它可以将输入信号转换为稳定的输出信号，并能够保持该状态。
3. 计数器：计数器是一种用于计数的数字元件，它能够根据输入信号进行计数，并在达到设定值后产生输出信号。
四、实验步骤与结果1. D触发器测试：（1）连接D触发器并设置输入端口和输出端口；（2）使用函数发生器模拟输入脉冲，并使用示波器检测输出脉冲；（3）通过逻辑分析仪观察D触发器的时序波形。
结果：通过实验，我们得到了D触发器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。
2. JK触发器测试：（1）连接JK触发器并设置输入端口和输出端口；（2）使用函数发生器模拟输入脉冲，并使用示波器检测输出脉冲；（3）通过逻辑分析仪观察JK触发器的时序波形。
结果：通过实验，我们得到了JK触发器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。
3. T触发器测试：（1）连接T触发器并设置输入端口和输出端口；（2）使用函数发生器模拟输入脉冲，并使用示波器检测输出脉冲；（3）通过逻辑分析仪观察T触发器的时序波形。
结果：通过实验，我们得到了T触发器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。
4. 计数器测试：（1）连接计数器并设置计数范围；（2）使用函数发生器模拟输入脉冲，并使用示波器检测计数范围内产生的输出信号；（3）通过逻辑分析仪观察计数器的时序波形。
结果：通过实验，我们得到了计数器的时序波形，可以清晰地看到输入信号和输出信号的变化过程。
实验十一 时序逻辑电路的设计与测试
实验十一时序逻辑电路的设计与测试一、实验目的1．掌握时序逻辑电路的设计原理与方法。
2．掌握时序逻辑电路的实验测试方法。
二、实验原理该实验是基于JK触发器的时序逻辑电路设计，要求设计出符合一定规律的红、绿、黄三色亮灭循环显示的电路，并且在实验板上搭建实现出来。
主要的设计和测试步骤如下：（1）根据设计的循环显示要求，列出有关Q3Q2Q1状态表；（2）根据状态表，写出各触发器的输入端J和K的状态；（3）画出各触发器的输入端J和K关于Q3Q2Q1的卡诺图；（4）确定各触发器的数软J和K的最简方程；（5）根据所得的最简方程设计相应的时序逻辑电路；（6）在实验板上，有步骤有次序的搭建实验电路，测试所设计的电路是否满足要求。
具体设计过程参见【附录二】提供的实例。
三、预习要求1．查阅附录芯片CC4027B和芯片74LS00的管脚定义。
2．阅读理论教材关于时序逻辑电路的内容，掌握实验的理论基础。
四、实验设备与仪器1．数字电路实验板（箱）；2．芯片：CC4027B；74LS00；74LS20。
五、实验内容请任意选择下列一组彩灯循环显示的任务要求，设计相应的时序电路，并搭建实验线路测试之。
1．设计任务（一）2．设计任务（二）3．设计任务（三）4．设计任务（四）5．设计任务（五）6．设计任务（六）7．设计任务（七）8．设计任务（八）六、实验报告1．根据实验内容的设计要求，完成实验时序电路的设计和测试。
2．小结时序逻辑电路的设计思路与测试方法。
3．实验的心得与体会。
七、实验注意事项1．进行实验连线的过程中，注意有步骤的接线，避免多接和漏接的情况。
2．在设计好的时序逻辑电路中，若管脚没有接任何信号，处于悬空状态，注意最好给其提供高电平信号。
3．实验结束或者改接线路时，注意断开电源，保护芯片。
八、思考题1．实验要求设计的时序电路，可否设计成异步时序逻辑电路？这相对于同步时序逻辑电路有什么不同？2．能否设计一个时序逻辑电路，若初态为“000”是一个“000—〉001—〉010—〉011”循环的加法计数器，若初态为“111”是一个“111—〉110—〉101—〉100”循环的减法计数器？试设计之。
时序逻辑电路实验报告
一、实验目的1. 理解时序逻辑电路的工作原理和基本结构；2. 掌握触发器、计数器等时序逻辑电路的设计方法；3. 熟悉Multisim软件在时序逻辑电路设计与仿真中的应用；4. 培养实际操作能力和分析问题、解决问题的能力。
二、实验原理时序逻辑电路是一种在时钟信号控制下，输出不仅与当前输入有关，还与电路历史状态有关的数字电路。
其基本结构包括触发器、计数器等。
触发器是时序逻辑电路的基本单元，用于存储一位二进制信息。
计数器是时序逻辑电路的一种应用，用于对输入脉冲进行计数。
三、实验内容1. 触发器实验（1）实验目的：熟悉触发器的工作原理和功能，掌握触发器的使用方法。
（2）实验内容：设计一个JK触发器，实现时钟信号控制下的同步置1、同步置0、计数等功能。
（3）实验步骤：① 使用Multisim软件，搭建JK触发器电路；② 搭建计数器电路，实现时钟信号控制下的计数功能；③ 设置输入信号，观察触发器和计数器的输出波形，验证功能。
2. 计数器实验（1）实验目的：掌握计数器的设计方法，熟悉不同计数器电路的功能。
（2）实验内容：设计一个模为24的二进制计数器和模为60的十进制计数器。
（3）实验步骤：① 使用Multisim软件，搭建二进制计数器电路；② 设置输入信号，观察计数器的输出波形，验证功能；③ 使用Multisim软件，搭建十进制计数器电路；④ 设置输入信号，观察计数器的输出波形，验证功能。
四、实验结果与分析1. 触发器实验实验结果显示，设计的JK触发器能够实现同步置1、同步置0、计数等功能。
在计数过程中，触发器的输出波形符合预期，验证了JK触发器的功能。
2. 计数器实验实验结果显示，设计的模为24的二进制计数器和模为60的十进制计数器均能实现预期的计数功能。
在计数过程中，计数器的输出波形符合预期，验证了计数器电路的功能。
五、实验总结本次实验通过设计、搭建和仿真时序逻辑电路，掌握了触发器、计数器等时序逻辑电路的设计方法，熟悉了Multisim软件在时序逻辑电路设计与仿真中的应用。
时序逻辑电路实验报告
实验题目实验题目 时序逻辑电路时序逻辑电路 小组合作小组合作一、实验目的一、实验目的1、掌握由集成触发器构成的二进制计数电路的工作原理。
、掌握由集成触发器构成的二进制计数电路的工作原理。
2、掌握中规模集成计数器的使用方法。
、掌握中规模集成计数器的使用方法。
3、学习运用上述组件设计简单计数器的技能。
、学习运用上述组件设计简单计数器的技能。
4、验证计数器、寄存器的逻辑功能。
、验证计数器、寄存器的逻辑功能。
5、使用74LS248显示计数器。
显示计数器。
二．实验环境二．实验环境1、数字电路试验箱、数字电路试验箱 1 1台2、共阴极数码显示器、共阴极数码显示器 2 2个3、集成电路：、集成电路：双双D 触发器触发器 74LS74 2 74LS74 2片 16进制计数器进制计数器 74LS160 1 74LS160 1片 数码显示管数码显示管数码显示管 74LS248 1 74LS248 1片 三、实验内容与步骤三、实验内容与步骤1、寄存器，利用两片74LS74芯片，组成如图5.1所示具有存储和移位功能的电路，即为寄存器，用于寄存一组二值代码，和移位功能的电路，即为寄存器，用于寄存一组二值代码，N N 位寄存器由N 个触发器组成，可存放一组N 位二值代码。
只要求其中每个触发器可置1，置0。
四位寄存器的电路图如图5.1所示：所示：图5.1 5.1 四位寄存器四位寄存器四位寄存器2 2、用、用K1清零，再试K1为高电平；为高电平；3 3、在串行数据输入中，使、在串行数据输入中，使K2=1K2=1，按动单次脉冲，观察，按动单次脉冲，观察Q0-Q3并记录结果；记录结果；4 4、交替改变、交替改变K2(1011),K2(1011),依次按动单次脉冲，观察并记录实验结依次按动单次脉冲，观察并记录实验结果，绘出波形图。
果，绘出波形图。
5、利用74LS160芯片组成的用于计数、分频、定时、产生节拍脉冲等的电路，脉冲等的电路，按时钟分，按时钟分，同步、同步、异步，按计数过程中数字增减分，异步，按计数过程中数字增减分，加、加、减和可逆，减和可逆，减和可逆，按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二--十进制和循环码…，按计数容量分，十进制，六十进制…同步计数器的原理图如图5.2所示：所示：图5.2 5.2 同步计数器的原理图同步计数器的原理图同步计数器的原理图6、测试74LS160芯片的逻辑功能，测试结果。
实验五时序逻辑电路实验报告
实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。
2.掌握时序逻辑电路的设计方法。
3.运用Verilog语言进行时序逻辑电路的设计和仿真。
二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。
时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。
三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。
1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。
2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。
3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。
四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。
在设计中需要注意时钟的频率和输入信号的变化。
2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。
3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。
4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。
5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。
6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。
7.总结实验结果，撰写实验报告。
五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。
2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。
3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。
实验五--时序逻辑电路实验报告
实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。
2．掌握常用中规模集成计数器的逻辑功能和使用方法。
二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。
三、实验原理和实验电路1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。
在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。
2．(1) 四位二进制（十六进制）计数器74LS161（74LS163）74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。
74LSl63是同步置数、同步清零的4位二进制加法计数器。
除清零为同步外，其他功能与74LSl61相同。
二者的外部引脚图也相同，如图5.1所示。
表5.1 74LSl61（74LS163）的功能表清零预置使能时钟预置数据输入输出工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D0 ××××（）××××0 0 0 0 异步清零1 0 ××D A D B D C D D D A D B D C D D同步置数1 1 0 ××××××保持数据保持1 1 ×0 ×××××保持数据保持1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。
第二类是由集成二进制计数器构成计数器。
第三类是由移位寄存器构成的移位寄存型计数器。
第一类，可利用时序逻辑电路的设计方法步骤进行设计。
数电实验四——精选推荐
实验四：时序逻辑电路(集成寄存器和计数器)一、实验目的：1．熟悉中规模集成计数器的逻辑功能和使用方法；掌握用集成计数器组成任意模数为M的计数器。
2．加深理解移位寄存器的工作原理及逻辑功能描述；熟悉中规模集成移位寄存器的逻辑功能和使用方法；掌握用移位寄存器组成环形计数器的基本原理和设计方法。
二、知识点提示和实验原理：㈠计数器：计数器的应用十分广泛，不仅可用来计数，也可用于分频、定时和数字运算。
计数器种类繁多，根据计数体制不同，计数器可分为二进制计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其他的称为任意进制计数器。
根据计数器的增减趋势的不同，计数器可分为加法计数器和减法计数器。
根据计数脉冲引入方式不同，计数又可分为同步计数器和异步计数器。
在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。
用集成计数器实现任意M进制计数器：一般情况任意M进制计数器的结构分为3类，第一种是由集成二进制计数器构成，第二种为移位寄存器构成的移位寄存型计数器，第三种为集成触发器构成的简单专用计数器。
当M较小时通过对集成计数器的改造即可以实现，当M较大时，可通过多片计数器级联实现。
实现方法：(1)当所需计数器M值小于集成计数器本身二进制计数最大值时，用置数(清零)法构成任意进制计数器；⑵当所需计数器M值大于集成计数器本身二进制计数最大值时，可采用级联法构成任意进制计数器。
常用的中规模集成器件：4位二进制计数器74HC161，十进制计数器74HC160，加减计数器74HC191、74HC193,异步计数器74LS290。
所有芯片的电路、功能表见教材。
㈡寄存器：寄存器用来寄存二进制信息，将一些待运算的数据、代码或运算的中间结果暂时寄存起来。
按功能划分，寄存器可分为数码寄存器和移位寄存器两大类。
数码寄存器用来存放数码，一般具有接收数码、保持并清除原有数码等功能，电路结构和工作原理郡比较简单。
时序逻辑电路实验报告
二、时序逻辑电路实验题目1. 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED 数码管显示计数进制。
采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。
例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。
1Q A Q B Q C Q D CP74LS161P TR COD C B A L D C rQ A Q B Q C Q D CP74LS161P TR COD C B A L D C rCP&设计：（一）设计一个固定进制的加法计数器。
（1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的T=T 1+T 2=（R A +R B ）C+ R B C=（R A +2R B ）C ，通过改变电阻R A ，R B 和C 的大小，可以改变脉冲的周期。
所发电阻为2个510k Ω，C=1uF ，则T=（R A +2R B ）C= （2）利用十六进制的加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示….9，所以一片74LS161只可以控制一个显示器，就要将一片74LS161改为十进制，最后再利用级联的74LS161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，a.清零法，异步清零信号为=计图如下：U1LM555CMGND 1DIS 7OUT3RST 4VCC8THR 6CON5TRI 2VCC5V R1510kΩR2510kΩC11uFC25nFVCC213U274LS160DQA 14QB 13QC 12QD 11RCO15A3B 4C 5D6ENP 7ENT 10~LOAD 9~CLR 1CLK 2GND8VCC 16U374LS160DQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D6ENP 7ENT10~LOAD9~CLR 1CLK 2GND8VCC 1600U4DCD_HEX_DIG_ORANGE U5DCD_HEX_DIG_ORANGEVCC5VVCC5VVCC600U8B 74S00D 5U6B 74S00D 10U7A 74S20D14111312874VCC 5V15VCC VCC 9上图中两个一码显示，左边是低位显示，右边为高位显示。
实验三_VHDL时序逻辑电路设计
实验三实验三 VHDL VHDL VHDL 时序逻辑电路设计时序逻辑电路设计 一、实验目的一、实验目的1． 熟悉用VHDL 语言设计时序逻辑电路的方法语言设计时序逻辑电路的方法 2． 熟悉用Quartus 文本输入法进行电路设计文本输入法进行电路设计 二、实验所用仪器元件及用途二、实验所用仪器元件及用途 1． 计算机：装有Quartus 软件，为VHDL 语言提供操作场所。
语言提供操作场所。
2． 直流稳压电源：通过USB 接口实现，为实验开发板提供稳定电源。
接口实现，为实验开发板提供稳定电源。
3． 数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。
果。
三、实验内容三、实验内容 1． 用VHDL 语言设计实现一个8421码十进制计数器。
码十进制计数器。
（1） 实验内容及要求：在Quartus 平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。
验证试验结果。
（2） 试验结果：VHDL 代码和仿真结果。
代码和仿真结果。
2． 用VHDL 语言设计实现一个分频系数为8，分频输出信号占空比为50%的分频器。
的分频器。
（1） 实验内容及要求：在Quartus 平台上设计程序和仿真题目要求。
平台上设计程序和仿真题目要求。
（2） 试验结果：VHDL 代码和仿真结果。
代码和仿真结果。
3． 用VHDL 语言设计实现一个控制8个发光二极管亮灭的电路。
个发光二极管亮灭的电路。
（1） 实验内容及要求：在Quartus 平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。
验证试验结果。
a. 单点移动模式：一个点在8个发光二极管上来回的亮个发光二极管上来回的亮b. 幕布式：从中间两个点，同时向两边依次点亮直至全亮，然后再向中间点灭，依次往复往复c. 通过拨码开关或按键控制两种模式的转换通过拨码开关或按键控制两种模式的转换 （2） 试验结果：VHDL 代码和仿真结果。
时序逻辑电路设计实验-二进制加法计数器
<时序逻辑电路设计实验>实验报告学生姓名：文超周李旭班级学号：1138019 1138033指导老师：潘秀琴<实验报告内容>一、实验名称：时序逻辑电路设计实验二、实验学时：5学时三、实验目的：1、掌握Verilog HDL 时序电路的设计方法，重点练习条件语句、always模块、和寄存器型变量使用方法。
2、了解常用时序逻辑电路（计数器）中清零和使能控制的概念，以及同步清零、异步清零、同步置数、异步置数的区别。
四、实验内容1、用Verilog HDL设计同步二进制加法计数器，并对其进行功能仿真。
2、用Verilog HDL设计加减可控的二进制计数器，并对其进行功能仿真。
五、实验原理计数器是最常用的时序逻辑电路，从计算机的微处理器地址发生器到频率计都需要用到计数器。
常见计数器有加法计数器和减法计数器。
加法计数器时根据二进制加法原理，每来一个脉冲计数值加1；减法计数器根据二进制减法原理每来一个脉冲计数器值减1。
同一计数器兼具有加法和减法功能，成为加减可控计数器或可逆计数器。
六、实验步骤1、认真阅读实验目的、内容及要求，清楚实验的具体步骤。
2、根据实验要求查阅相关学习资料，整理完成本实验任务的基本思路并完成实验的代码编写。
3、逻辑功能代码编写：根据确定的实现方案，在软硬件实验环境下，用VerilogHDl语言进行可编程逻辑电路功能设计，完成程序代码编写。
4、逻辑功能检查：认真分析所编写代码是否能够实现实验任务所要求的功能，如果有不符合的地方，对代码逻辑电路功能描述进行修改，确认正确进入下一步。
5、编译并进行代码修改和完善：对编写完成的代码进行编译，并对编译过程中出现的错误进行语法修改，直至编译完全通过。
6、功能仿真：建立波形文件，对所涉及时序电路进行功能仿真，认真分析时序所描述的功能与所要求的功能是否符合，如果不符合重复本部分规定的内容或者程序中变量端口模块的定义应用是否正确等内容，直至功能仿真完全正确。
实验八 时序逻辑电路设计实验
实验八时序逻辑电路设计实验一、实验概述本实验是使用74LS74双D触发器构成一个扭环形计数器，以及使用74LS112双JK触发器构成三进制加法计数器。
二、实验目的1、掌握简单的时序电路的设计方法2、掌握简单时序电路的调试方法三、实验预习要求1、查找74LS74、74LS112、74LS00芯片引脚图，并熟悉引脚功能2、复习教材中异步2n进制计数器构成方法及同步2n进制计数器构成方法的内容3、复习同步时序电路和异步时序电路的设计方法4、设计画出用74LS74构成异步四进制减法计数器的逻辑电路图5、设计画出用74LS112构成同步四进制加法计数器的逻辑电路图四、实验原理时序逻辑电路是数字逻辑电路的重要组成部分,时序逻辑电路又称时序电路,主要由存储电路和组合逻辑电路两部分组成。
它和我们熟悉的其他电路不同,其在任何一个时刻的输出状态由当时的输入信号和电路原来的状态共同决定,而它的状态主要是由存储电路来记忆和表示的。
同时时序逻辑电路在结构以及功能上的特殊性,相较其他种类的数字逻辑电路而言,往往具有难度大、电路复杂并且应用范围广的特点。
时序逻辑电路通常可以分为同步时序逻辑电路和异步时序逻辑电路两大类。
同步时序逻辑电路从构成方式来讲，同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。
从电路行为上，同步电路的时序电路公用同一个时钟，而所有的时钟变化都是在时钟的上升沿（或下降沿）完成的。
同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻辑都是在同源时钟控制下运行。
注意，在用Verilog HDL实现时，并不要求是同一时钟，而是同源时钟。
所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方，且初相位相同的时钟。
异步时序逻辑电路异步时序逻辑电路，顾名思义就是电路的工作节奏不一致，不存在单一的主控时钟，主要是用于产生地址译码七、FIFO和异步RAM的读写控制信号脉冲。
除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件；电路状态改变完全有外部输入的变化直接引起。
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时序逻辑电路实验:
实验(1) 计数器
一、实验目的
⒈熟悉计数器的设计方法及工作原理。
⒉了解同步计数器与异步计数器的区别。
⒊应用集成计数器构成所需的N进制计数器。
二、实验仪器与器件
⒈数字逻辑实验箱。
⒉T078JK触发器、T077双D触发器、T210二—五—十进制集成计数器、T065 二输入端四与非门。
三、实验准备工作
⒈复习计数器的工作原理及设计方法。
⒉预习集成T210计数器的引脚排列图及功能表。
四、实验内容及步骤
⒈用T078JK触发器，设计一个同步五进制计数器。
在计数器的脉冲输入端
，输入手动脉冲或连续脉冲，验证其逻辑功能。
⒉用T077双D触发器构成一个异步二—十进制计数器。
参考电路如图16-1。
通过数字实验箱中字符显示，验证其逻辑功能。
图16-1 用T077双D触发器构成异步二—十进制计数器
⒊用集成T210(或T1290、T4290)二—五—十进制计数器，采用复0法，构成
六进制计数器。
用复0法获得N进制计数器的方法：
(1)按下列不等式求出所需计数器内触发器级数n。
２n-1≤N≤２n。
(2)写出N的二进制数代码。
(3)把计数列N时，触发器为1状态的输出端连接到一个与非门的输入端。
(4)把与非门的输出连至计数器的复0端。
(T210集成计数器内部已含有与非
门。
将触发器为1 的输出端与R０（１）、Ｒ０（２）连接即可。
)
例如：用T210集成计数器构成四进制计数器。
图16-1所示。
(参考教材)
五、实验报告与要求
画出设计的各个计数器电路图，写出必要的设计过程，并验证计数器的逻辑功能。
实验(2) 智力竞赛抢答器。