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Gowin FPGA 开发板 RISCV 编程快速应用手册说明书

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版本信息目录目录 (i)图目录 (ii)表目录 (iii)1 前言 (1)1.1 AE250简介 (1)1.2 准备工作 (2)1.3 开发/调试步骤 (3)2 Debug Cable连接说明 (4)3 RDS使用说明 (6)3.1 RDS安装 (6)3.2 新建工程 (6)3.3 导入/导出工程 (8)3.4 下载程序到Flash (10)3.5 片上调试 (13)3.6 RDS内置的串口终端使用方法 (15)4 参考设计 (16)4.1 工程代码 (16)4.2 参考设计 (17)图目录图1-1 AE250结构框图 (1)图1-2开发/调试系统结构框图 (2)图2-1 AICE-MINI+ Debug Cable及其引脚示意图 (4)图3-1新建工程 (7)图3-2 Import/Export a Project (8)图3-3导入工程界面 (9)图3-4导出工程界面 (9)图3-5设置System Reset Vector Default (10)图3-6设置SPI1 Configuration (11)图3-7设置MSPI接口为普通IO (12)图3-8 ae250.sag中bootloader参数设置 (12)图3-9 Debug参数设置界面 (13)图3-10 Debug按钮介绍 (14)图3-11汇编指令代码窗口 (14)图3-12 RDS内置串口终端 (15)表目录表目录表2-1 AICE-MINI+ Debug Cable引脚定义 (4)表3-1 SPI1接口物理约束 (11)1 前言 1.1 AE250简介1前言1.1AE250简介AE250是一个32位RISC-V MCU系统，其主要结构如图1-1所示。

FPGA开发板使用文档v1

Spartan-3E XC3S250E-4VQ100实验板用户使用说明第一章概述1、实验板资源Xilinx器件：Spartan-3E XC3S250E-4VQ100，XCF02SV020C（Platform Flash）时钟：50MHz晶体时钟振荡器；电源：USB接口供电，三路电源管理IC；接口：JTAG下载接口，PS/2，RS-232串行接口，4个按键开关，八个LED灯，4*4矩阵键盘，蜂鸣器；显示：VGA显示端口，4位七段数码管；存储器：EEPROM；图1-1 实验板资源示意图图1-2 实验板2、Spartan-3E XC3S250E-4VQ100简介主芯片：Spartan-3E XC3S250E-4VQ100CLB资源：•Rows: 34•Columns: 26•Total CLBs: 612Slice资源：•Total Slices: 2,448存储资源：•Distributed RAM Bits: 38K•Block RAM Bits: 216K时钟管理器：•DCM: 4逻辑单元：•System Gates: 250K•Equivalent Logic Cells: 5,508乘法器：•Dedicated Multipliers: 12I/O：•Total I/O：100•User I/O: 683、电源管理模块输入：5V DC，由USB接口提供；输出：3.3V DC,2.5V DC,1.2V DC。

图1-3 电源管理电路•VDD=3.3V：VDD引脚为I/O引脚，为I/O提供驱动电压。

•V AUX=2.5V：为JTAG模块和程序下载配置模块供电•VINT=1.2V：为内部调压器供电4、时钟/复位模块图1-4 时钟电路系统时钟由外部晶振提供，频率为50MHz，时钟的输入直接连到Bank0的输入全局缓冲I/O，时钟输入也可以连接到相应的DCM。

FPGA的Bank0的I/O的电压是由P82和P97供给的，板上已经将这两个引脚连接到3.3V，晶振可以达到预期的工作效果。

FPGA开发板使用说明书(二版)

目录第一章综述 (1)核心板介绍EP1C12核心板资源介绍 (1)EP2C35核心板资源介绍 (2)FPGA开发板介绍FPGA开发板资源介绍 (4)第二章系统模块功能介绍 (7)EP1C12核心板模块说明EP1C12F324C8芯片说明 (9)NOR FLASH模块说明 (10)SRAM模块说明 (11)FPGA接口I/O说明 (12)EP2C35核心板模块说明EP2C35F484C8芯片说明 (19)NOR FLASH模块说明 (20)SRAM模块说明 (21)S D R A M模块说明 (22)NAND FLASH模块说明 (23)FPGA接口I/O说明 (24)核心板使用注意事项 (29)FPGA开发平台模块说明液晶显示模块 (31)RTC实时时钟模块 (33)USB接口模块 (33)音频CODEC接口模块 (34)EEPROM存储模块 (35)数字温度传感器模块 (36)其它功能模块 (37)FPGA开发平台使用注意事项 (38)第三章软件的安装 (39)QUARTUSII的安装 (39)QUARTUSII的授权 (46)NIOSII IDE的安装 (51)附表一核心板载资源与FPGAEP1C12I/O接口对照表 (55)附表二核心板载资源与FPGAEP2C35I/O接口对照表 (60)附表三EP1C12/ EP2C35与开发板硬件资源I/O接口对照表 (66)第一章综述FPGA开发平台是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发系统，除了满足高校专、本科生和研究生的SOPC教学实验开发之外，也是电子设计和电子项目开发的理想工具。

整个开发系统由核心板、SOPC开发平台和扩展板构成，根据用户不同的需求配置成不同的开发系统。

系统根据用户不同的设计需求来更换其它不同系列的核心板，如： EP1C12、EP2C20、EP3C25等。

所以，不管从性能上而言，还是从系统灵活性上而言，无论您是初学者，还是资深硬件工程师，它都会成为您的好帮手。

ALTERA FPGA EP2C5Q 开发板用户手册

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本手册描述了ALTERA FPGA EP2C5Q开发板的硬件资源、安装、使用和设计原理，用以指导开发板使用。

本手册对应开发板的主要用户为高校学生、电子爱好者、科研单位、企事业单位的开发设计人员，适合于产品原型的快速开发、学生参加各种电子设计大赛、学习FPGA技术入门、课程设计及毕业设计等，亦可用于系统设计前期快速评估，特别适合于FPGA、NIOSII、SOPC 快速入门和产品开发及验证。

1 安全警告和注意事项 (5)2开发板主要器件及硬件资源 (7)2.1 主要器件 (7)2.2 硬件资源 (7)2.3 PCB和尺寸 (9)3 开发板的安装和使用 (10)3.1 开发板安装 (10)3.2 开发板的使用 (11)4开发板设计详细说明 (17)4.1 电源电路 (17)4.2 时钟电路 (17)4.3 复位电路 (18)4.4 JTAG接口电路 (18)4.5 AS接口电路 (19)4.6 LED电路 (19)4.7 存储器SDRAM电路 (19)4.8外部扩展IO (21)5技术支持与保修 (23)5.1关于技术支持 (23)5.2 关于产品保修 (23)附录常见问题解答 (24)1安全警告和注意事项为正确、安全地使用本开发板，请您在使用前仔细阅读本安全警告和注意事项，并在使用时严格遵循。

说明如无特别说明，本节描述的“开发板”包含开发板本身及其配件。

智能融合2系列SoC FPGA开发板使用指南说明书

Application Note AC401January 20141© 2014 Microsemi Corporation SmartFusion2 SoC FPGA - SPI Master ProgrammingTable of ContentsPurposeThis application note describes how to use the serial peripheral interface (SPI) Master Programming mode on SmartFusion ®2 system-on-chip (SoC) field programmable gate array (FPGA) Development Kit board DVP-102-000400-001 Rev C.Note:Rev A and Rev B Development Kit Board are not supported.Two software utilities, SPI_Memory.exe and SetMuxes.exe, are described in this document. The SPI_Memory.exe is used to program Atmel ® AT25DF641 and SetMuxes.exe is used to configure the multiplexers on the Development Kit board to either perform SPI Memory Programming or initiate SPI Master Programming.IntroductionSPI Master Programming mode, also known as auto-update or reflash is one of the programming methods available to program SmartFusion2 devices. Refer to the SmartFusion2 Programming User's Guide for more information on the available programming modes. On power-up or resetting the device with FLASH_GOLDEN_N pin asserted (driven low), the SmartFusion2 device configures the dedicated SPI port to operate in Master mode. It also reads the attached external SPI memory device from address zero. Auto programming is executed if a valid programming image is found. Figure 1 shows a high level system design to execute auto programming.Purpose . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1Development Kit Board Programming Circuit Design Description . . . . . . . . . . . . . . . . . . . . 2Programming the SPI Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4List of Changes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6Appendix A - SPI Memory Utility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7Appendix B - SetMuxes Utility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7SmartFusion2 SoC FPGA - SPI Master Programming2Development Kit Board Programming Circuit Design DescriptionThe Development Kit board programming circuitry has an on board FT4232H module from Future Technology Devices International (FTDI). This module is a universal serial bus (USB)-to-serial interface converter. For more information on FT432H module, see FTDI website at /Products/Modules/DevelopmentModules.htm. This module is connected to the M2S dedicated SPI port and the SPI memory device using the multiplexers. The multiplexers can then be configured either manually or through SetMuxes.exe utility described below to program the Atmel SPI memory device or to initiate an auto-programming operation. The Development Kit board is designed in this fashion to program the SPI memory device on board through the FTDI chip. Figure 2 shows how the multiplexers are connected.Figure 1 • Auto Programming (SPI- Master) ModeDevelopment Kit Board Programming Circuit Design Description3Figure 2 • Connection of MultiplexersFigure 3 • Development Kit Board Programming Circuit - Auto Programming ModuleSmartFusion2 SoC FPGA - SPI Master Programming4Note:Some of the FT4232H I/O pins control the enable and select signals of the multiplexers.SetMuxes.exe configures these pins to either perform the SPI memory programming manually or initiate auto-programming.Programming the SPI MasterThe following steps describe how to program the SPI master.1.Set the jumpers on the Development Kit board as:–J43 (Pin 1 - Pin 2)–J55 (Pin 1 - Pin 2)–J70 (Pin 2 - Pin 3)2.Install the FTDI drivers based on the operating system as described in the FTDI driver installationguide available at: /Support/Documents/InstallGuides.htm.3.Copy the following files into a local directory on your PC.–FTCJTAG.dll: Used for interfacing FT2232 to devices using the JTAG protocol.Note:Click the file name to download a ZIP file containing the library.–libMPSSE.dll : This library has been created to aid the implementation of I2C designs using FTDI devices which incorporate the FTDI MPSSE.–SetMuxes.exe: Refer "Appendix B - SetMuxes Utility"for more information.–SPI_Memory.exe: Refer "Appendix A - SPI Memory Utility"for more information.–Click here to download a sample demo project containing both the exe files.4.Copy the programming file (.spi) to a local directory on the PC. Use one of the .spi files included inthis demo package or generate a design and export it through Libero ® System-on-Chip (SoC)software. For more information on how to use Libero software, refer /download/software/liberosoc/default.aspx.5.Open the Command Prompt and navigate to the directory where the files are saved.6.Connect the Development Kit board mini USB (J24) to the PC.7.Power-up the Development Kit board.Figure 4 • Development Kit Board Programming Circuit - FT4232H ModuleProgramming the SPI Master58.In the command prompt, type:SetMuxes MEMThis application sets the multiplexers for the FTDI chip to access the Atmel memory device on the board. Figure 4 shows an example message on successful setting-up of the multiplexers.9.In the command prompt, type:SPI_Memory -aprogram <file name>.spiThis updates the Atmel spi memory device, as shown in Figure 6.10.In the command prompt type the following:SetMuxes REFFigure 5 • SetMuxes MEMFigure 6 • aprogram <file name>.spiSmartFusion2 SoC FPGA - SPI Master Programming6This command sets the multiplexers for the M2S chip to access the Atmel memory device on the board and initiates reflash, as shown in Figure 7. The M2S device functions with a delay of approximately a minute. The functioning is based on the design that you programmed.Note:With this configuration, any subsequent resets to the device or board power cycle initiate thereflash operation again.11.In the command prompt type the following:SetMuxes SPIThis application sets the multiplexers for the FTDI chip to access the M2S device, as shown in Figure 8.List of ChangesThe following table lists critical changes that were made in the current version of the document.Figure 7 • SetMuxes REFFigure 8 • SetMuxes SPIRevisionChanges in Current Version (51900145-2/2.08*)Page Revision 1January 2014Updated the section "Programming the SPI Master"(SAR 53223).4Appendix A - SPI Memory Utility7Appendix A - SPI Memory UtilitySPI_Memory.exe is a standalone command line utility that uses the FTDI chip to program the SPI file into the Atmel AT25DF641 memory device used in the Development Kit board. This supports the following platforms:•Windows XP •Windows Vista •Windows 7Usage: spi_memory [options] <filename> Available options:•-h : show help message •-a<action>: Specify action name as follows:–read_id: Read device ID.–Blank: Checks to see if device is in erased state.–Erase: Erases the entire device.–Program: Programs the content of the file into the device starting at address 0.–Verify: Verifies the content of the device against the file.–Read: Reads the content of the device and saves it in ReadBuffer.bin.Appendix B - SetMuxes UtilitySetMuxes.exe configures the multiplexers on the Development Kit board based on the desired operation.This supports the following platforms:•Windows XP •Windows Vista •Windows 7Usage: SetMuxes [options]MEM: Configures the multiplexers to enable FTDI connection to the SPI memory device on the dedicated SPI port.REF: Configures the multiplexers to connect the M2S device to the SPI memory device and initiate reflash.SPI: Configures the multiplexers to connect the M2S device to FTDI for SPI- Slave programming.51900269-1/01-14© 2013 Microsemi Corporation. All rights reserved. Microsemi and the Microsemi logo are trademarks of Microsemi Corporation. All other trademarks and service marks are the property of their respective owners.Microsemi Corporation (NASDAQ: MSCC) offers a comprehensive portfolio of semiconductor solutions for: aerospace, defense and security; enterprise and communications; and industrial and alternative energy markets. Products include high-performance, high-reliability analog and RF devices, mixed signal and RF integrated circuits, customizable SoCs, FPGAs, and complete subsystems. Microsemi is headquartered in Aliso Viejo, Calif. Learn more at .Microsemi Corporate HeadquartersOne Enterprise, Aliso Viejo CA 92656 USAWithin the USA: +1 (949) 380-6100Sales: +1 (949) 380-6136Fax: +1 (949) 215-4996。

全志A40i＋LogosFPGA开发板（4核ARMCortex-A7）硬件说明书（下）

全志A40i＋LogosFPGA开发板（4核ARMCortex-A7）硬件说明书（下）前言本文档主要介绍板卡硬件接口资源以及设计注意事项等内容，测试板卡为创龙科技旗下的全志A40i＋Logos FPGA开发板。

核心板的ARM端和FPGA端的IO电平标准一般为3.3V，上拉电源一般不超过3.3V，当外接信号电平与IO电平不匹配时，中间需增加电平转换芯片或信号隔离芯片。

按键或接口需考虑ESD设计，ESD器件选型时需注意结电容是否偏大，否则可能会影响到信号通信。

核心板CPU、ROM、RAM、电源、晶振等所有器件均采用国产工业级方案，国产化率100%。

同时，评估底板大部分元器件亦采用国产工业级方案。

图 1 评估板硬件资源图解1图 2 评估板硬件资源图解2MIPI LCD接口CON13为MIPI LCD接口，采用40pin FFC连接器，间距0.5mm。

J7为MIPI LCD的电容触摸接口CAP TS，采用6pin FFC连接器，间距0.5mm。

图 42图 43设计注意事项：（1）若CAP TS(J7)的nINT引脚需分配使用其他IO，请使用引脚信号名称包含EINTx字段（支持中断功能）的IO引脚。

TFT LCD接口CON10为TFT LCD接口，采用40pin FFC连接器，间距0.5mm。

图 44图 45设计注意事项：1.TFT LCD接口使用的LCD0信号与LVDS0、LVDS1信号为复用关系，如下图所示。

图 46通过A/F24/PB20/PWM4/3V3引脚输出PWM控制LCD背光，外部预留下拉10K电阻到地。

TFT LCD接口、LVDS LCD接口已同时连接TPX1、TPX2、TPY1、TPY2四线电阻触摸信号，请勿同时连接两种显示设备。

LVDS LCD接口CON11为双路8bit LVDS LCD接口，采用2x 15pin双排针，间距2.0mm，包含LVDS信号及供电电源。

CON12为背光控制接口，采用6pin白色端子座，间距2.54mm。

AX7202 FPGA 开发板用户手册说明书

ARTIX-7FPGA开发平台用户手册AX7202REV1.2版芯驿电子科技（上海）有限公司黑金动力社区目录目录 (2)一、开发板简介 (4)二、FPGA核心板 (7)(一)简介 (7)(二)FPGA (9)(三)有源差分晶振 (10)(四)DDR3 (12)(五)QSPI Flash (16)(六)LED灯 (18)(七)复位按键 (19)(八)JTAG接口 (20)(九)电源接口 (21)(十)扩展接口 (21)(十一)电源 (28)(十二)结构图 (29)三、扩展板 (30)(一)简介 (30)(二)千兆以太网接口 (31)(三)光纤接口 (33)(四)VGA显示接口 (36)(五)USB2.0 (38)(六)SD卡槽 (40)(七)USB转串口 (41)(八)RS232接口 (43)(九)EEPROM24LC04 (44)(十)实时时钟DS1302 (45)(十一)扩展口 (47)(十二)JTAG接口 (50)(十三)按键 (51)(十四)LED灯 (52)(十五)供电电源 (53)黑金ARTIX-7系列的高端FPGA开发平台（型号：AX7202）正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款ARTIX-7FPGA开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。

在底板设计上我们设计了丰富的外围接口，比如2路光纤模块接口，一路千兆以太网接口，一路USB2.0接口，VGA输出接口，Uart接口，RS232接口等等。

满足用户各种高速数据传输，视频处理和工业控制的要求，是一款"全能级“的FPGA 开发平台。

为高速视频传输，网络和光纤通信及数据处理的前期验证和后期应用提供了可能。

相信这样的一款产品非常适合从事FPGA开发的学生、工程师等群体。

一、开发板简介在这里，对这款AX7202FPGA开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。

FPGA 开发板用户手册

FPGA_Cyclone_I_EP1C3 核心板一、FPGA_Cyclone_EP1C3 核心板特点：1.系统采用双层PCB板设计，高密度走线，完善的电源和时钟设计，性能稳定可靠、结构紧凑美观。

支持FPGA开发，提供引脚信息和预留PLL资源，支持扩展设计；2.该核心板适合于快速产品原型开发、学生各种电子设计大赛、学习FPGA设计技术等，亦可用于系统设计前期快速评估设计方案；3.例程模块化设计，简单明了，上手容易。

亦可作为以后系统的模块选用，加快项目系统搭建速度，实用性强；4.可持续性学习。

该FPGA开发板中FPGA的所有I/O口全部引出来，均可用于扩展。

用户可以根据自己的需要，设计实际电路，然后通过这些I/O连接到FPGA上，完成所需功能；5.性价比高，针对于学生用户定价，让更多的学生加入学习FPGA的行列。

二、FPGA_Cyclone_EP1C3 核心板配置：1. FPGA芯片：EP1C3T144C8 含2,910 Les；59,904bits（13个4Kbit存储块）；1 PLL；104 I/O口2. 配置芯片：EPCS1 FPGA串行配置芯片含1 M bit Flash3. I2C存储器电路：24LC16B 16K bit（8 Blocks×256×8 Bit）4. SPI存储器电路：93LC46B 1K bit（64×16 Bit）5. 有源晶振：50 MHz6. 电源芯片：LM1117-3.3V、LM1117-1.5V7. AS、JTAG调试接口8. 核心板尺寸：100mm×79mm套件包括：1. 一块已测试好的FPGA_Cyclone_EP1C3 核心板2. 配套光盘一张（模块例程，PDF格式原理图，相关技术文档，数据手册）可选配 ByteBlaster II 下载线Periphery_For_FPGA外设板Periphery_For_FPGA外设板特点：1. 该外设板是基于FPGA的硬件描述语言和软内核嵌入式系统的SOPC开发平台。

FPGA开发板使用说明书-20页精选文档

目录第一章综述 (1)第二章系统模块 (2)第三章软件的介绍 (10)第四章USB 电缆的安装与使用 (15)第一章综述THSOPC-3型FPGA开发板是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发板，除了满足高校专、本科生和研究生的SOPC教学实验开发之外，也是电子设计和电子项目开发的理想工具。

一、实用范围：●自主创新应用开发；●单片机与FPGA联合开发；●IC设计硬件仿真；●科研项目硬件验证与开发；●高速高档自主知识产权电子产品开发；●毕业设计平台；●研究生课题开发；●电子设计竞赛培训；●现代DSP开发应用；●针对各类CPU IP核的片上系统开发；●DSP Biulder系统设计。

二、硬件配置：THSOPC-3型FPGA开发板基于Altera Cyclone II 器件的嵌入式系统开发提供了一个很好的硬件平台，它可以为开发人员提供以下资源：●支持+5V 电源适配器直接输入或者USB接口供电，5V、3.3V、1.2V混合电压源；●FPGACycloneII FPGA EP2C8，40万门，2个锁相环；●isp单片机AT89S8253。

isp单片机AT89S8253及开发编程工具，MCS51兼容，12KB isp可编程Flash ROM，2KB ispEEPROM，都是10万次烧写周期；2.7-5.5V工作电压；0-24MHz工作时钟；可编程看门狗；增强型SPI串口，9个中断源等。

此单片机可与FPGA联合开发，十分符合实现当今电子设计竞赛项目的功能与指标实现；●EPM3032 CPLD；● 4 Mbits 的EPCS4 配置芯片；●512KB高速SRAM；●20MHz 高精度时钟源（可倍频到300MHz）；● 4 个用户自定义按键；●8 个用户自定义开关；●8 个用户自定义LED；● 2 个七段码LED；●标准AS 编程接口和JTAG调试接口；●两个标准2.54mm扩展接口，供用户自由扩展；●RS-232 DB9串行接口；●PS/2键盘接口；●VGA接口；●4X4键盘；●液晶显示屏20字X4行；●USB-Blaster编程器，可对FPGA通过JTAG口编程、调试、测试；单片机编程ByterBlasreMV 编程器；●光盘：配套子程序库、资料、编程软件、实验指导书。

C4-30FPGA开发板使用说明书

1 0 0 1
40 针扩展 IO 口
1. 2.
数码管显示 0040 40 针扩展口除了 4 个管脚为电源/地，其他 36 脚将输出方波信号，可外接示波器观察，用于测试扩展口和 FPGA 管脚连接的正确性拨码开关拨至其他位置时，除电源/地外的扩展 IO 输出为 0
网络接口测试/SDRAM ENC28J60 NIOS II 软核实现
1. 数码管显示 2860 2. 用普通网线（直通线）连接开发板和电脑，电脑的网络设置： IP 192.168.0.x (x 不能为 8) 掩码：255.255.255.0，其余为空；开发板板载默认 IP 为：192.168.0.8 3. 点击：开始运行 cmd ping 192.168.0.8, 可测试网络接口是否连接成功，如显示 time request out, 请按复位键重新连接； 4. 打开 IE，地址栏输入 http://192.168.0.8/123456, 即可进入开发板网页，点击 LED ON 或 LED OFF 按钮，开发板的 LED01 发光二极管的状态将相应变化
0 0 0 1
VGA 输出 ( ADV7123 )
1.
0 0 1 1
红外遥控 VS1838
1. 2.
4 位数码管初始显示 0000 按下红外遥控器相应按键，数码管显示 00xx , 其中 xx 即对应遥控器相应按键的值，另外当按键被正确接收时，发光二极管 LED01 状态翻转，如 LED01 从亮到灭或者从灭到亮说明遥控器当次操作有效；
功能描述
1. 2. 3. 4. 4 个 LED 发光二极管闪烁； 4 位数码管以秒累进计时显示，同时说明 RTC 时钟(DS1302Z 器件正常) 2.8” TFT LCD 显示红/绿/蓝三种颜色竖条按下 3 个独立按键的任何一个按键， 4 个发光二极管将同时为亮，松开按键则恢复闪烁，用于测试按键功能；该部分可测试 FPGA/ LCD / RTC 时钟/ 数码管 /LED / 按键的功能； VGA 输出为 1024×768@60hz，均匀分布的红、绿、蓝、白四竖条，四种颜色逐渐变化并反复循环，说明 ADV7123 对 r/g/b 三个通道的 DA 变换正常（每个通道都从 0～255（8bit 表示）循环变化）。

Arrow BeMicro CV A9 FPGA 开发板硬件参考指南说明书

BeMicro CV A9 FPGA Development Board Hardware Reference Guide Altera's 28nm Low Cost FPGA SolutionTable of Contents1.Overview (3)General Description (3)Board Component Blocks (4)Development Board Block Diagram (5)Handling the Board (6)2.Board Components (8)Cyclone V E FPGA (10)Configuration Options (10)Clock Circuitry (11)General User Input / Output (12)DDR3 Memory (13)EEPROM (16)40 Pin Prototyping Headers (17)80 Pin Edge Connector (20)Power Supply (20)3.Board Components Reference (21)4.Additional Information (22)Board Revision History (23)Document Revision History (23)1.OverviewThis document describes the hardware features of the BeMicro CV A9 Cyclone V E FPGA Development Board, including component references and detailed pin-out information.General DescriptionThe Arrow Electronics BeMicro CV A9 is an enhanced BeMicro CV development board that utilizes Altera’s 28-nm low-cost Cyclone V FPGA. It retains all the main features of the original BeMicro CV predecessor while providing a higher logic density and additional features. The 5CEFA9F23C8N on the BeMicro CV A9 includes a hardened memory controller (HMC) connected to a single 16-bit wide, 1Gb DDR3 SDRAM device. FPGA user I/O are routed to the two 40-pin I/O headers and 80-pin MEC-style edge connector. The BeMicro CV A9 also includes an on board USB Blaster programmer, Micro-SD card slot, and a 10/100/1000 Ethernet PHY.The BeMicro CV A9 is well suited for DSP and logic-intensive applications such as Software Defined Radio (SDR), data acquisition, and video processing. BeMicro CV A9 is compatible with the Arrow BeScope digital oscilloscope, SDRstick TM SDR front-end boards, and the Terasic MTL LCD module. For a complete list of products compatible with BeMicro CV board, see the BeMicro CV Partner Pack athttps:///item/detail/arrow-development-tools/bemicrocva9Users can easily migrate existing designs from BeMicro SDK or BeMicro CV to BeMicro CV A9. Table 1-1 provides a brief feature comparison of the Cyclone-based BeMicro development boards.Board Component FeaturesThe BeMicro CV A9 board features the following major component blocks:Cyclone V E FPGA (5CEFA9F23C8N) in a 484-pin FineLine BGA (FPGA) ∙113,560 adaptive logic modules (ALMs) equivalent to 301,000 LEs∙12,200 Kbit (Kb) M10K and 1,717 Kb MLAB memory∙8 fractional phase locked loops (PLLs)∙684 18 x 18-bit multipliers∙ 2 Hard Memory Controllers∙up to 480 general purpose input/output (GPIO)∙ 1.1 V core voltageFPGA configuration circuitry∙256Mb QSPI Active Serial (AS) x4 configuration∙Embedded USB-Blaster TM II for use with the Quartus® II Programmer ∙Separate JTAG configuration headerHigh Speed Networking∙Gigabit Ethernet PHY (Micrel KSZ9021)∙RJ-45 Ethernet connectorClocking circuitry∙50 MHz 1.8V oscillator∙24 MHz 2.5V/3.3V oscillatorMemory∙1Gbit DDR3 SDRAM (64M x 16)∙1Kbit (128 x 8) two-wire Serial EEPROM∙Micro-SD card slotGeneral user input / output∙8 user LEDs∙ 2 user pushbuttons∙ 4 user DIP switchesPrototyping∙ 2 Terasic 40 pin prototyping headers (45 user I/O)∙BeMicro SDK 80-pin MEC card edge connector (57 user I/O)Power via external 5V supply, or via USB for limited functionsDevelopment Board Block DiagramFigure 1-1 shows a block diagram of the BeMicro CV A9 FPGA development board.Figure 1-1: BeMicro CV A9 Block DiagramFigure 1-2 shows a top view of the BeMicro CV A9 FPGA development board.Figure 1-2: Top View of BeMicro CV A9 Development Board.Figure 1-3 shows a bottom view of the BeMicro CV A9 FPGA development board.Figure 1-3: Bottom View BeMicro CV A9 Development BoardHandling the BoardWhen handling the board, it is important to observe the following static discharge precaution:Without proper anti-static handling, the board can be damaged. Therefore, use anti-static handling precautions when touching the board.2.Board ComponentsThis chapter introduces the major components on the Be Micro CV A9 FPGA development board. Figure 2-1 and Figure 2-2illustrate the component locations.Figure 2-1: Major component locations, Top ViewUser Push Buttons Mini USB (J10)Micro SD Card slot (P1)40 Pin PrototypingHeader (J4)40 Pin PrototypingRJ45 EthernetDDR3 SDRAMUser LEDs5V DC Power Connector (J8) MAX V CPLD (Embedded USB Blaster)(U10)(J7)User DIP SwitchGigabit Ethernet PHY(U7)VCCIO select jumper (J11) Switching Regulator (U3)Figure 2-2: Major component locations, Bottom ViewThis chapter includes the following sections: ∙ Cyclone V E FPGA ∙ Configuration Options ∙ Clock Circuitry∙General User Input / Output ∙ DDR3 Memory ∙ Ethernet Interface∙ EEPROM∙40 Pin Prototyping Headers256 Mbit QSPI Serial Flash (U12)1Kbit SerialEEPROM (U11)24 MHz Oscillator (Y2)50 MHz Oscillator (Y1)∙80 Pin Edge Connector∙Power SupplyCyclone V E FPGAThe BeMicro CV A9 FPGA development board features a Cyclone V E FPGA device (5CEFA9F23C8N) in a 484-pin FBGA package.Table 2–1 describes the features of the Cyclone V E FPGA 5CEFA9F23C8N device.Configuration OptionsThe BeMicro CV A9 FPGA development board supports the following configuration methods: ■Embedded USB-Blaster is the default method for configuring the FPGA using the Quartus II Programmer in JTAG mode with the supplied USB cable.■Active Serial Configuration via the on-board N25Q256A13EF8 configuration device.FPGA Programming over Embedded USB-Blaster IIThis configuration method combines a USB mini-B connector (J10), a USB 2.0 PHY device (U9), and an Altera MAX V 5M80ZE64 CPLD (U10) to allow FPGA configuration using a USB cable. This USB cable connects directly between the USB mini-B connector on the board and a USB port on a PC running the Quartus II software. The embedded USB-Blaster in the MAX V EPM80ZE64 CPLD normally masters the JTAG chain.FPGA Programming using EPCQ Compatible Configuration PROMThe low-cost N25Q256A13EF8 non-volatile configuration PROM features a simple six-pin interface and a small form factor. The PROM supports the AS x4 configuration mode. By default, the BeMicro CV A9 board is set up to configure via AS x 4 configuration mode. Resistors R97 and R98 allow selection between AS Fast and AS Standard modes.Figure 2–3 shows the connection between the EPCQ configuration device and the Cyclone V E FPGA.Figure 2-3: Active Serial x4 Configuration InterfaceClock CircuitryThe development board includes two oscillators with frequencies of 24 MHz and 50 MHz.Table 2–2 lists the oscillators, their I/O standard, and voltages required for the development board.Table 2-2: BeMico CV On-board oscillatorsNote 1: I/O voltage for this interface is selectable using the VCCIO_SEL jumperGeneral User Input / OutputThe development board includes switches for user input and LEDs for status output. This section describes these elements.LED OutputsThere are multiple LED indicators on the board, but only LED1-LED8 are available for use through FPGA I/O. Driving the FPGA output to a logic 0 will illuminate the LED. Driving a logic 1 turns it off.Table 2–3 lists the LED board references, schematic signal names, and functional descriptions.User-Defined Push ButtonsBoard references S1 and S2 are available for user-defined discrete input. Pressing and holding down the switch will set the FPGA input pin to logic 0. Releasing the switch will set it to logic 1.There are no board-specific functions for these general user push buttons.Table 2–4 lists the user-defined push button schematic signal names and their corresponding Cyclone V E FPGA pin numbers.User-Defined DIP SwitchBoard reference SW3 is a 4-place DIP switch. This switch is user-defined and provides additional FPGA input control. When the switch is in the OFF position, a logic 1 is selected. When the switch is in the ON position, a logic 0 is selected. There are no board-specific functions for this switch.Table 2–5 lists the user-defined DIP switch schematic signal names and their corresponding Cyclone V E FPGA pin numbers.DDR3 MemoryThe development board features a single 1 Gb (64 M x 16) DDR3 device. The device is connected to the Cyclone V E FPGA so that the internal Hard Memory Controller (HMC) can be used. The Cyclone V E FPGA speedgrade will determine the maximum speed at which the DDR3 can be accessed as shown in Table 2–6.Table 2–7 lists the DDR3 pin assignments, signal names, and functions. The signal names and types are relative to the Cyclone V E FPGA in terms of I/O setting and direction.Table 2-7: DDR3 pin assignments, signal names, and functionsEthernet InterfaceThe BeMicro CV A9 board includes a Micrel KSZ9021 10/100/1000 Ethernet PHY and RJ45 connector. A ltera’s Triple Speed Ethernet MAC soft IP core can be implemented inside the Cyclone V FPGA to connect to the PHY through its RGMII interface.Note 1: I/O voltage for this interface is selectable using the VCCIO_SEL jumperEEPROMThe BeMicro CV A9 board includes a 1-Kb EEPROM device. This device has a 2-wire I2C serial interface bus. Table 2–9 lists the EEPROM pin assignments, signal names and functions.Table 2-9: EEPROM Board Reference InformationNote 1: I/O voltage for this interface is selectable using the VCCIO_SEL jumper40 Pin Prototyping HeadersThe BeMicro CV A9 board includes two 2×20 prototyping headers. The FPGA user I/O pins are routed directly to the headers for design testing, debugging, verification and prototyping. Table 2–10 and Table 2-11 summarize the debug header pin assignments, signal names, and functions for 40 Pin Prototyping Headers J1 and J4, respectively.Note 1: I/O voltage for this interface is selectable using the VCCIO_SEL jumperTable 2-11: Board Reference Information for 40 Pin Prototyping Header J4Note 1: I/O voltage for this interface is selectable using the VCCIO_SEL jumper80 Pin Edge ConnectorAll BeMicro cards have an 80 Pin Card Edge Connector Interface.Power SupplyThe BeMicro CV A9 development board can be powered from the USB connector J10. This provides limited functionality for the FPGA due to USB current sourcing limitations. It is recommended to use the provided 5V DC external power supply connected to the 5V DC power jack J8.Table 2–12 summarizes the various power rails on the BeMicro CV A9 board and their primary functions.The BeMicro CV A9 board supports VCCIO of 2.5V or 3.3V for I/O Banks 3A, 3B, 4A and 5B. Setting the I/O voltage for one of these banks sets it for all of the banks. Table 2–13 describes how to set the VCCIO voltage.Table 2-13: Setting VCCIO for Banks 3A, 3B, 4A and 5B3.Board Components ReferenceThis chapter describes the Cyclone V E FPGA development board components. Table 3–1 lists the devices on the BeMicro CV Board along with Manufacturer Part Numbers and website information.Table 3-1: Component Information for Devices on BeMicro CV A9 Board4.Additional InformationThis chapter provides additional information about the document.Board Revision HistoryThe following table lists the versions of all releases of the Arrow Electronics BeMicro CV A9 Cyclone V FPGA Development Board.Document Revision HistoryFor further information on the BeMicro CV A9 Cyclone V E Development Board, visit https:///item/detail/arrow-development-tools/bemicrocva9。

Titan2 FPGA 开发平台用户手册说明书

Titan2 FPGA开发平台用户手册P390核心板2 / 24芯驿电子科技（上海）有限公司文档版本控制目录文档版本控制 (2)目录 (3)(一) 简介 (4)(二) FPGA芯片 (5)(三) DDR4 (6)(四) QSPI Flash (11)(五) 时钟配置 (12)(六) LED灯 (14)(七) 电源 (15)(八) 结构图 (16)(九) 连接器管脚定义 (16)3 / 244 / 24芯驿电子科技（上海）有限公司(一) 简介P390(核心板型号，下同)核心板，FPGA 芯片是基于紫光同创FPGA Titan2的主芯片PG2T390HFFBG900设计。

核心板在FPGA 的HP 端口上连接了4片DDR4存储芯片组成64位的数据带宽，每片DDR4容量高达2GB 。

HP 端的内存带宽高达100Gb/s （1600M*64bit)。

另外核心板上也集成了1片128MBit 大小的QSPI FLASH ，用于启动存储配置和系统文件。

这款核心板的4个板对板连接器扩展出了276个IO ，其中BANK L1和BANK L2的92个IO 的电平可以通过更换核心板上的LDO 芯片来修改，满足用户不用电平接口的要求；另外核心板也扩展出了16对高速收发器接口。

对于需要大量IO 的用户，此核心板将是不错的选择。

而且IO 连接部分，FPGA芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为80*60（mm ），对于二次开发来说，非常适合。

P390核心板正面图5 / 24(二) FPGA 芯片前面已经介绍过了，我们所使用的FPGA 型号为PG2T390HFFBG900，属于紫光同创公司Titan2系列的产品，速度等级为6，温度等级为工业级。

此型号为FFBG900封装，900个引脚。

紫光同创 Titan2 FPGA 的芯片命名规则如下：图2-1-1为开发板所用的FPGA 芯片实物图。

图2-2-1 FPGA 芯片实物6 / 24芯驿电子科技（上海）有限公司Titan2 FPGA 电源有V CC , V CCA, V CC_DRM ，V CCB, V CCIO, V VCC_HP ，V HSSTAVCC 、V HSSTAVCCPLL 、V HSSTVCCA 。

fpga开发板使用手册

FPGA开发板使用手册一、硬件概述FPGA开发板是一种基于可编程逻辑器件（FPGA）的嵌入式系统开发板，它为电子工程师提供了一个高度灵活和可定制的平台，可用于开发各种数字系统，如通信、控制、数据处理等。

本手册旨在帮助用户了解和使用这款FPGA开发板，充分发挥其性能和功能。

二、开发板规格本开发板规格如下：1. 尺寸：90mm x 60mm x 1.6mm。

2. FPGA型号：Xilinx XC7020。

3. 内存容量：128MB DDR3。

4. 存储器：8GB eMMC。

5. 接口类型：USB 2.0，以太网 10/100Mbps，RS232等。

6. 电源电压：5V。

7. 重量：约15克。

三、硬件连接本开发板可通过以下方式与外围设备连接：1. USB接口：用于连接电脑进行编程和调试。

2. 以太网接口：用于连接网络。

3. RS232接口：用于连接其他串口设备。

4. GPIO接口：用于连接其他数字设备。

5. I2C接口：用于连接I2C总线设备。

6. SPI接口：用于连接SPI总线设备。

7. HDMI接口：用于显示输出。

8. SRAM接口：用于高速数据存储。

9. UART接口：用于串口通信。

四、FPGA设计工具安装与使用FPGA设计工具是用于编写和调试FPGA逻辑代码的软件环境。

本开发板支持的FPGA设计工具有Xilinx Vivado和Intel Quartus等。

用户需要根据所选工具，下载并安装相应的软件，然后按照软件说明进行安装和配置。

在安装过程中，请注意选择与本开发板兼容的版本和配置。

安装完成后，用户可以使用FPGA设计工具编写逻辑代码，并通过开发板的接口将代码下载到FPGA中运行。

五、FPGA设计基本原则在FPGA设计中，需要遵循以下基本原则：1. 模块化设计：将复杂问题分解为多个简单的子问题，逐个解决，便于调试和维护。

2. 尽量使用硬件加速器：利用FPGA的并行处理能力，提高系统性能。

ARTIX-7 FPGA 开发平台用户手册说明书

ARTIX-7 FPGA 开发平台用户手册1.0目录1、开发板简介： (3)2、开发板功能描述 (6)2.1 Artix-7 FPGA 引脚分配 (6)2.2 扩展接口 (6)2.3 电源 (10)2.3.1 电源变换 (10)2.3.2电源分配功能 (10)2.3.3电源启动顺序 (10)2.4 有源晶振 (10)2.5 FPGA启动 (11)2.6 LED和按键 (12)2.6.1 LED (12)2.6.2 按键 (15)2.7 XADC (17)2.8 DDR3 (18)2.9 SPI FLASH (19)2.9.1 FLASH (19)2.9.2 USER FLASH (19)2.10 / JTAG接口 (20)2.10.1 JTAG (20)2.10.2 USER JTAG (20)2.11 蜂鸟与FPGA连接 (21)1、开发板简介：正面背面此款开发板使用的是 Xilinx 公司的 Artix-7 系列 FPGA ，型号XC7A35T-1FTG256C ，256个引脚的 FBGA 封装。

此款 FPGA 的资源如下图所示：其中，主要的参数：逻辑单元 Logic Cells ：33280；乘法器 DSP48：90；可配置逻辑块 CLBs ：400Kb ； Block RAM ：1800Kb ；时钟单元 CMTs ：5；可用 IO 数量：210 个；内核电压：1.0V ；工作温度：0——﹢85℃；图为整个系统的结构示意图：FPGAXC7A35T晶振+5V电源接口 JTAG 口USER_JTAG 口PMOD口FLASHUSER_ FLASH256MByte DDR33.3V 电源1.0V电源1.8V电源DDR 电源用户按键拨动开关配置指示灯用户LED 灯用户RGB 灯高速接插件电源指示灯电源开关Arduino兼容接口1.5V 电源Arduino 兼容接口2、开发板功能描述2.1 Artix-7 FPGA 引脚分配XC7A35T-1FTG256C共有5个I/0 Bank，其中U2E是FPGA专用的配置Bank，其2.2 扩展接口开发板有P1、P2、JP1三个用户接口。

FPGA开发板CA127使用手册

FPGA扩展板CA127使用手册1. 概述FPGA扩展板CA127是一款基板，上面集成了单片机和丰富的外围电路，开发实例全部有VHDL 和Verilog两个版本，单片机实例包括汇编和C语言两个版本。

主要用于对FPGA/CPLD核心板进行学习、实验、编程。

CA127具有丰富的板载资源，由于板载有51单片机，CA127还可以作为51单片机的学习开发板。

CA127实现了3.3V系统与5V系统对接功能，具体是通过74LVXC3245（或简称3245）实现的。

CA127随板资料中包括丰富的开发实例和制作开发实例的详细步骤说明，以及Quartus II环境下的设计输入，综合，仿真等内容。

CA127的EDA开发实例全部有VHDL和Verilog两个版本，CA127的51单片机开发实例包括汇编和C语言两个版本。

同时CA127还包括详细的使用手册和丰富的配套资料，非常适合CPLD，VHDL，Verilog开发学习者使用。

另外CA127随板CDROM中还包括的开发实例，在学习EDA开发，51单片机开发的同时还可以学习到开发环境中C#程序的开发，和C#也是系统上主要的开发环境和编程语言。

以下是CA127扩展板的图片：1.1 CA127具有丰富的板载资源。

z核心器件包括CPLD芯片Altera EPM1270和PLCC封装的单片机STC89LE52。

EPM1270可用I/O分4组全部以插针的形式引出，以供外部扩展时使用。

z时钟资源包括频率为66M有源晶振和1个外接有源晶振插座，外接有源晶振插座可直接安装用户自己希望的任何频率有源晶振。

z显示资源包括6位共阳七段数码管，8位LED（绿色），1片1602LCD显示屏。

z键盘资源包括4*4按键阵列，4个独立按键，和1个复位按键。

复位芯片为IMP812T，IMP812T 输出高电平有效的复位脉冲，脉冲宽度为140ms。

IMP812T的复位门限（Reset Threshold）为3.08V，输出的复位信号同时提供给CPLD芯片和单片机使用，CA127上EPM1270和51单片机89LE52均工作在3.3V电源电压。

阿林克斯 Titan2 系列 FPGA 开发平台 AXP390 用户手册说明书

文档版本控制Titan2系列文档版本修改内容记录REV1.0 创建文档FPGA开发平台AXP390文档版本控制文档版本修改内容记录REV1.0 创建文档2 / 目录文档版本控制 (2)一、开发板简介 (5)二、详细参数 (9)(一)FPGA芯片 (9)(二)时钟配置 (10)(三)DDR3 (13)(四)DDR4 (18)(五)QSPI Flash (23)(六)千兆以太网接口 (24)(七)SFP光纤接口 (26)(八)QSFP+光纤接口 (29)(九)PCIe插槽 (31)(十)温度传感器 (33)(十一)SD卡槽 (34)(十二)USB转串口 (35)(十三)FMC连接器 (36)(十四)扩展口 (39)(十五)JTAG接口 (41)(十六)按键 (42)(十七)LED灯 (43)(十八)电源 (45)(十九)风扇 (47)(二十)结构尺寸图 (48)3 / 基于紫光同创Titan2系列的高端FPGA开发平台（型号：AXP390）正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款Titan2 FPGA开发平台采用一体板的模式，板载了4片容量为2GB的DDR4和4片512MB的高速DDR3 SDRAM芯片，内存总容量高达10GB。

同时FPGA芯片配置使用4片128Mb的QSPI FLASH芯片。

外围电路为用户扩展了丰富的接口，比如1个PCIex8 接口、4路10G SFP光纤接口、1路40G的QSPF+光纤接口、1路千兆网口、1路UART串口接口、1路SD卡接口、1个FMC扩展接口、一个40针的扩展口等等。

满足用户各种高速数据交换，数据存储，视频传输处理以及工业控制的要求，是一款"专业级“的FPGA开发平台。

为高速数据传输和交换，数据处理的前期验证和后期应用提供了可能。

相信这样的一款产品非常适合从事FPGA开发的学生、工程师等群体。

4 / 5 / 48一、开发板简介在这里，对这款AXP390 FPGA 开发平台进行简单的功能介绍。

usb-fpga-开发板使用手册说明书

USB FPGA 开发板使用手册一、开发板简介USB FPGA开发板在设计上充分考虑到实际应用的需要，增强了FPGA扩展能力和处理能力，使之能更好的适合更复杂的应用。

板上扩展了两容量64M字节总线独立的SDRAM存储器，使板卡能更适合于数据计算和数据传输缓存，同时采用CYPRESS公司的USB2.0高速传输芯片，保证了板卡的数据传输能力。

板卡扩展了FPGA的84个端口，足以保证实际的外部连接需要。

同时增加了一片MAX3232电平转换芯片，使之与FPGA连接，可以设计FPGA的串口数据传输通信。

板卡同时支持USB供电和外部供电方式，板载的3.3V电源芯片足够提供3A 的电流，可以为外部板卡提供电源。

板卡的提供大量的实际有价值的程序，并且我们将不断的升级和开发使用与这个板卡的应用程序。

板卡上大容量的SDRAM足以在FPGA上运行NIOSII操作系统。

考虑到FPGA的管脚数量有限，而且已经给FPGA配置了EPSC4，因此未扩展FLASH 存储器。

我们为这个板卡开辟专门的技术交流网页，应用程序将在上面更新。

二、板上主要芯片：USB芯片：CY7C68013A‐56FGPA芯片：EP2C8Q208C8SDRAM芯片两片：MT48LC16M16A2FPGA配置芯片：EPCS4串口收发芯片：MAX3232ESEEEPROM芯片： 24LC643.3V LDO:LM1085‐3.31.2V LDO：LM1117‐1.250MHZ有源晶振三、电路板硬件说明1. 电路板实物图1：FPGA的AS模式下载接口2：FPGA的JTAG模式下载接口3：4个与FPGA管脚相连的LED4：FPGA的配置程序重新加载按键5：MT48LC16M16A2 SDRAM存储器6：CY7C68013A程序存储器EEPROM 24LC647：CY7C68013A芯片8：FPGA EP2C8Q2089: 串口电平转换芯片MAX323210：MT48LC16M16A2 SDRAM存储器11：FPGA 的外部有源时钟12：CY7C68013A 的复位按键13：USB接口14：外部5V电源输入，提供给板子电源（可以不接，由USB接口提供电源输入） 2. 电路板的管脚分配详细的管教分配请看文档《USBFPGA第四版硬件配置手册.pdf》。

FPGA开发板NanoTalk使用手册

基于Altium Designer 6.0的FPGA开发板NanoTalk使用手册前言本手册以protel的最新高端版本Altium Designer 6.0为开发平台，以NanoTalk 开发器为实现基础，详细地介绍了FPGA项目和嵌入式系统项目从设计到目标板实现的完整开发过程，介绍了NanoTalk开发器的使用方法，并介绍了Altium Designer 6.0系统中虚拟仪器的使用方法。

本手册假定使用者对硬件描述语言VHDL或Verilog HDL，Altium Designer 6.0设计软件的使用具有一定的基础。

如用户对上述知识不了解，请查阅相关书籍。

Altium Designer 6.0增强了FPGA的开发功能，特别适用于个人FPGA开发。

其软硬件并行开发思想必将在不久的将来成为FPGA开发的主流思想，在国外已经慢慢地流行起来，并受到很高的评价。

Altium Designer 6.0在FPGA开发方面有以下主要特点。

（1）支持不依赖于FPGA厂商即各个厂商通用的数字系统开发。

Altium Designer 6.0实现了跨厂家FPGA设计，以前FPGA每一个厂家每一个系列的FPGA设计都需要有专门对应的下载工具，但是现在Altium Designer 6.0克服了这种麻烦，实现了不受芯片厂家型号约束的设计方法。

由于各个FPGA厂家不同芯片引脚有些不同，Altium Designer 6.0提供了一个可以定义引脚之间连接的约束文件（Constrain Files）,可以定义不同FPGA与PCB上的引脚对应关系。

这样就可在NanoTalk开发器上将设计好的FPGA逻辑关系换烧到不同的厂家生产的不同系列的FPGA上；就可以依赖于不同厂商的FPGA而进行开发。

（2）丰富的原理图库，有大量的预综合元件，包括处理器。

在原理图库里有大量预综合的元器件，设计者可以调用到FPGA设计上。

包括很多IP模块可以直接调用。

FPGADEV red cyclone 开发板 RCII-CY1C6 12 说明书

Red Cyclone开发板RCII-CY1C6/12 用户手册 Ver 2.2修订历史版本修订人修订日期修订内容0.1 红色飓风 2004年10月15日初始版本0.5 红色飓风 2004年10月17日建立基本框架，补充部分细节0.9 红色飓风 2004年11月02日基本完善1.1 红色飓风 2004年11月20日修订部分管脚2.1 红色飓风 2005年03月17日重新改版，增加了VGA，LCD,PS2和USB 2.1 红色飓风 2005年12月01日修改用户手册2.2 红色飓风 2008年11月修改用户手册目录RED CYCLONE (1)主开发板（RCM）.................................................................................................................错误！未定义书签。

用户手册 VER 2.2.. (1)修订历史 (2)内容介绍：本手册包括以下章节 (5)CHAPTER 1主要器件及特性 (6)主要元器件介绍 (6)支持的功能扩展板 (8)开发板示意图 (8)CHAPTER 2 开关、按键与数码管 (9)拨码开关 (9)按键开关 (9)LED S (10)CHAPTER 3 VGA 接口 (12)CRT显示器的工作原理： (13)VGA信号的时序关系： (14)CHAPTER 4 PS/2 鼠标键盘接口 (16)键盘 (17)鼠标 (19)CHAPTER 5 RS-232 串口 (20)串行通信标准 (21)接收机设计 (23)发送机设计 (23)CHAPTER 6 字符型液晶显示器 (24)介绍 (24)FPGA控制原理 (26)CHAPTER 7 USB接口及芯片 (28)CHAPTER 8 用户自定义串行接口 (30)CHAPTER 9 高速异步SRAM (31)CHAPTER 10 高速同步SDRAM (33)CHAPTER 11大容量，快速FLASH (35)CHAPTER 12 扩展板接口 (37)扩展地址总线 (37)扩展数据总线 (38)扩展用户IO (39)说明 (40)CHAPTER 13 JTAG 下载与调试接口 (41)JTAG接口 (41)AS接口 (41)CHAPTER 14 电源分配 (42)CHAPTER 15 复位电路 (44)说明 (44)CHAPTER 16 时钟源 (45)EP1C6和EP1C12的区别 (47)附录A：原理图 (47)附录 B, 主要元件的相关材料 (47)内容介绍：本手册包括以下章节 • Chapter 1, “主要器件及特性”• Chapter 2, “开关、按键与数码管” • Chapter 3, “VGA 接口”• Chapter 4, “PS/2 鼠标/键盘接口” • Chapter 5, “RS-232 串口”• Chapter 6，“字符型液晶显示器接口”• Chapter 7，“USB2.0接口与芯片”Chapter 8，“用户自定义串行接口”• Chapter 9，“高速异步SRAM”• Chapter 10，“高速同步SDRAM”• Chapter 11，“大容量快速FLASH”• Chapter 12，“扩展板接口”• Chapter 13, “JTAG 下载与调试接口” • Chapter 14, “电源分配”• Chapter 15, “复位电路”• Chapter 16，“时钟源”•“EP1C6和EP1C12的区别”• 附录A, “电路板原理图”• 附录B, “主要元件的相关材料”Chapter 1主要器件及特性本手册中描述了Red Cyclone系列开发板的设计原理和使用方法，作为开发板的配套材料。

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F PG A开发板使用说明书目录第一章综述 (1)第二章系统模块 (2)第三章软件的安装与使用 (11)第四章USB 电缆的安装与使用 (28)仅供学习与交流，如有侵权请联系网站删除谢谢36第一章综述THSOPC-3型 FPGA开发板是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发板，除了满足高校专、本科生和研究生的SOPC教学实验开发之外，也是电子设计和电子项目开发的理想工具。

二、硬件配置：THSOPC-3型 FPGA开发板基于Altera Cyclone II 器件的嵌入式系统开发提供了一个很好的硬件平台，它可以为开发人员提供以下资源：●支持+5V 电源适配器直接输入或者USB接口供电， 5V、3.3V、1.2V混合电压源；仅供学习与交流，如有侵权请联系网站删除谢谢36●FPGACycloneII FPGA EP2C8，40万门，2个锁相环；●isp单片机AT89S8253。

此单片机可与FPGA联合开发，十分符合实现当今电子设计竞赛项目的功能与指标实现；●EPM3032 CPLD；● 4 Mbits 的EPCS4 配置芯片；●512KB高速SRAM；●20MHz 高精度时钟源（可倍频到300MHz）；● 4 个用户自定义按键；●8 个用户自定义开关；●8 个用户自定义LED；● 2 个七段码LED；●标准AS 编程接口和JTAG调试接口；●两个标准2.54mm扩展接口，供用户自由扩展；●RS-232 DB9串行接口；●PS/2键盘接口；●VGA接口；●4X4键盘；仅供学习与交流，如有侵权请联系网站删除谢谢36●液晶显示屏20字X4行；●USB-Blaster编程器，可对FPGA通过JTAG口编程、调试、测试；单片机编程ByterBlasreMV编程器；●光盘：配套子程序库、资料、编程软件、实验指导书。

第二章系统模块一、系统组成本节将重点介绍开发板上所有的组成模块。

图2-1是整个开发板的模块布局图，表2-1是对应的组成部分及其功能的简单描述。

图2-1 开发板的模块布局图序号名称功能描述U1 CycloneⅡ主芯片 EP2C8Q208C仅供学习与交流，如有侵权请联系网站删除谢谢36仅供学习与交流，如有侵权请联系网站删除谢谢36表2-1系统组成部分及其功能描述二、各个模块及其硬件连接详细说明1．Cyclone II EP2C8 FPGA（U1）继Altera公司成功推出第一代Cyclone FPGA后，Cyclone一词便深深的烙在广大硬件工程师心中，一时间它便成为低功耗、低价位以及高性能的象征。

然而在去年，Altera 公司再一次发布第二代Cyclone FPGA，与第一代相比，加入了硬件乘法器，同时内部存储单元数量也得到了进一步的提升，相信Cyclone II比它的鼻祖Cyclone而言，会表现出更加出色的性能。

本开发板上采用的FPGA是EP2C8Q208C8，它便是Altera Cyclone II系列中的一员，采用208引脚的PQFP封装。

表2-2列出了该款FPGA的所有资源特性。

表 2-2 EP2C8Q208C8资源列表开发板上提供了两种途径来配置 FPGA：使用Quartus II软件，配合下载电缆从JTAG接口下载FPGA所需的配置数据，完成对 FPGA的配置。

这种方式主要用来调试FPGA或Nios II CPU，多在产品开发初期使用。

仅供学习与交流，如有侵权请联系网站删除谢谢36使用Quartus II软件，配合下载电缆，通过AS接口对FPGA配置器件进行编程，在开发板下次上电的时候，会完成对FPGA的自动配置。

这种模式主要用来产品定型后，完成对 FPGA 代码的固化，以便产品能够独立工作。

2．SRAM（U5）开发板上的SRAM由 3.3V CMOS静态RAM IS61LV25616组成容量为256K×16bits的存储空间，高速度SRAM和高带宽数据总线，保证了Nios II CPU可以工作在非常高效的状态。

本开发板所用的SRAM为-10等级的，这就意味着Nios II CPU可以在16位总线带宽情况下，以100MHz的速度进行读写操作，数据吞吐率高达到200Mbyets/S。

SRAM与FPGA的硬件连接见表2-3。

仅供学习与交流，如有侵权请联系网站删除谢谢36表 2-3 SRAM与FPGA的硬件连接注：1））‘/’表示没有连接。

2））‘#’表示低电平有效。

3．RS-232 接口（UART, U7）UART是一个标准的DB9孔连接头，通常用于FPGA和计算机以及其它设备间通过RS-232 协议进行简单通信。

U7是一个电平转换芯片—MAX3232，负责把发送的LVCMOS信号转换成 RS-232电平，同时把接收到的RS-232电平转换成LVCMOS信号。

由于目前的设计开发中，RS-232通信仅仅是为了进行系统调试或简单的人机交互，所以在开发板设计时，仅在DB9孔接口中保留了通信时必须的RXD和TXD信号。

RS-232与FPGA的硬件连接见表2-4。

表2-4SRAM与FPGA的硬件连接注：TXD和RXD在UART中已经交换，如果与计算机通信，仅需要一条串口延长线便可，无需交叉。

4．JTAG 调试接口（JTAG）仅供学习与交流，如有侵权请联系网站删除谢谢36仅供学习与交流，如有侵权请联系网站删除谢谢36在FPGA 开发过程中，JTAG 是一个不可少的接口，因为开发人员需要下载配置数据到 FPGA 。

在 Nios II 开发过程中，JTAG 更是起着举足轻重的作用，因为通过JTAG 接口，开发人员不仅可以对 Nios II 系统进行在线仿真调试，而且还可以下载代码或用户数据到 CFI Flash 中。

开发板上提供如图2-2 所示的10针插座，其每个插针的信号定义见表2-5。

图2-2 开发板上的 JTAG 调试插座表2-5 JTAG 插座信号定义注： ‘/’表示该插针没有任何信号。

5． AS 编程接口（AS ）AS 接口主要用来给板上的EPCS4行编程，故称其为编程接口，板上也是采用图2-2示的10针插座，其信号定义见表2-6。

表2-6JTAG插座信号定义6．自定义按键（K1～K4）为了方便开发人员作一些简单的、手动的逻辑输入，开发板上提供了4个用户自定义按键。

这四个按键连接到了FPGA的四个IO引脚上，具体的定义和使用则有开发人员自由决定。

按键与FPGA的硬件连接见表2-7。

表2-7按键与FPGA的硬件连接注：按键按下为低电平，抬起为高电平。

7．自定义 LED（DS1～DS8）为了方便开发人员进行简单直观的信号观察，开发板上提供了八个用户自定义LED。

这八个LED由FPGA的IO引脚直接驱动，当FPGA对应的I/O输出低电平时，LED点亮；当FPGA对应的IO输出高电平时，LED熄灭。

LED和FPGA的硬件连接见表2-8。

76 DS4 96 DS8表2-8LED与FPGA的硬件连接8．电源切换开关P4P4为自定义LED（DS1～DS8）的电源开关，当短路帽切换到左边则DS1～DS8部供电，短路帽切换置右端给DS1～DS8提供3.3V电源。

9．晶振（Y1）开发板上提供了高精度、高稳定性20MHz时钟，该时钟直接与FPGA的23（CLK0）引脚相连。

如果设计人员需要其它频率时钟源，可以在FPGA内部进行分频或利用FPGA内部PLL倍频等途径来得到。

10．直流电源输入（POWER\USB）开发板上外部供电仅需在POWER输入＋5V 直流电压即可。

用户需要特别注意的是，插入J6 的插头必须为内正外负供电极性，如图2-3所示。

为了保证系统能够稳定工作，电源适配器功率最好在5V/1A以上。

图2-3电源适配器插头说明用户亦可用USB线直接连接PC 机及开发板的USB接口直接供电。

11．八位自锁开关为了方便开发人员作一些简单的、手动的逻辑输入，开发板上提供了8个用户自定义自锁开关。

这八个开关连接到了FPGA的八个I/O引脚上，控制高低电平的输入，具体的定义和使用则有开发人员自由决定。

开关与FPGA的硬件连接见表2-9。

表2-9八位自锁开关与FPGA的硬件连接注：S1~S8与扩展接口(P_FPGA)复用，故用P_FPGA接口时此八个开关要打到高电平。

12．PS/2 键盘接口开发板上提供了PS/2设备接口，用于鼠标和键盘开发实验。

PS/2接口与FPGA的硬件连接见表2-10。

表2-10PS/2接口与FPGA的硬件连接13．VGA接口开发板上提供了VGA 接口，用于VGA显示程序的开发实验。

VGA接口与FPGA的硬件连接见表2-11。

43 3 B表2-11VGA接口与FPGA的硬件连接14．扩展接口（P_ADDA）图2-4所示是间距为2mm 的标准双排针插座，提供了33个用户自定义IO，以满足普通用户的一般需要。

可作为超高速ADC/DAC板/7寸数字TFT彩色液晶屏扩展接口。

图2-4P_ADDA所使用的接插件类型FPGA引脚P_ADDA引脚信号说明FPGA引脚P_ADDA引脚信号说明/ 1 3.3V 187 21 FPGA_IO / 2 GND 185 22 FPGA_IO / 3 +12V 189 23 FPGA_IO / 4 -12V 188 24 FPGA_IO 162 5 FPGA_IO 192 25 FPGA_IO 161 6 FPGA_IO 191 26 FPGA_IO 164 7 FPGA_IO 195 27 FPGA_IO 163 8 FPGA_IO NC 28 FPGA_IO 168 9 FPGA_IO 198 29 FPGA_IO 165 10 FPGA_IO 197 30 FPGA_IO 170 11 FPGA_IO 200 31 FPGA_IO 169 12 FPGA_IO 199 32 FPGA_IO 173 13 FPGA_IO 203 33 FPGA_IO 171 14 FPGA_IO 201 34 FPGA_IO 176 15 FPGA_IO 206 35 FPGA_IO 175 16 FPGA_IO 205 36 FPGA_IO 180 17 FPGA_IO 208 37 FPGA_IO 179 18 FPGA_IO 207 38 FPGA_IO 182 19 FPGA_IO / 39 VCC表 2-12 P_ADDA与FPGA的硬件连接注：‘/’表示该插针没有任何信号。