两千兆高速数据采集电路设计

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两千兆高速数据采集电路设计

The Design of an 2GSPS High Speed Data Acquizition System

(中国石油大学北京)

桑泉柯式镇钱步仁

SANG Quan KE Shi-zhen QIAN Bu-ren

摘要:本文采用美国国家半导体公司的高速双通道模数转换器(ADC08D1000),以及Altera 公司CycloneII 系列的FPGA (EP2C70F896C8)实现对双路信号的高速采样,每片ADC 通过交叉采样对每路信号的采样率达到2GSPS 。本文着重介绍电路的设计,以及PCB 制版过程当中的技巧问题。关键词:高速采集;LVDS;阻抗匹配;电源分割中图分类号:TP274+.2文献标识码:B

Abstract:In this paper,a high speed dual ADC(ADC08D1000)produced by National Semiconductor and an FPGA (EP2C70F896C8)in CycloneII series of Altera are used to sampling two signals in the same time ,and each converter is interleaved to increased the sample rate up to 2GSPS.Here our emphases are on some tips on design of the cirsuit and PCB board.Key words:High speed acuizition;LVDS;Impedance matching;Spliting on power board

文章编号:1008-0570(2010)04-2-0191-02

1高速ADC 芯片ADC08D1000

ADC08D1000是美国国家半导体公司(National Semiconduc －

tor)于近年推出的双通道、

低功耗高速采样芯片,具有8位分辨率,单通道最高采样率达到1.3GHz 。双通道可以同时对两路信号同时采样,也可以同一信号进行交叉采样,这时采样率可以高达2GHz 。器件使用单一的1.9V 电压供电,整个器件的典型功率

消耗仅1.6W 。

当输入信号为500MHz,采样率为1GHz 的时,其独特的设计结构可以保证获得7.4位的有效采样位数,而位出错率仅只10-18。

ADC08D1000的输出数据采用了低电压差分传输信号(Low-Voltage Differential Signaling)。LVDS 的摆幅很小,典型值仅为350mA,这样一方面降低了系统的功率消耗,另外也使得高速的信号传输成为可能,并且由于高速差分先的成对出现,使得信号的完整性更好,当然,这个也需要适当的布线才能完成。在芯片当中每个通道有两路8位信号输出总线,这样,当每片ADC 对一路信号进行交叉采样后,共有4条信号输出总线将数据输出,即此时的数据输出速率为500MHz,通过这样的降速,使得接收器件的选择范围更大,也使避免使用专门的LVDS 接收器成为可能。

在本系统当中使用Altera 公司的CycloneII 系列的FPGA 接收采样数据,这是处于对产品成本和性能的综合考虑而来的。CycloneII 系列的FPGA 的LVDS 信号的接收速率达到805Mbps,发送可以达到640Mbps,完全可以满足接收ADC 的信号要求。另外在本设计当中,使用了两片ADC,要求对两路ADC 进行同时操作,即对ADC 采样开始时间、采样数据多少要保持一致,所以尽量使用一片控制芯片,能同时接收两片ADC 信号的输出采样数据,并且可以对两路ADC 进行控制。由于ADC 芯片输出为4条8位总线输出数据,这样每片ADC 的输出数据共有32对LVDS 线,同时ADC 芯片的输出数据的随路时钟信号

(DCLK)以及数据溢出标志位(OVR)同样是采用LVDS 信号,那么每片上面共有34对LVDS 线,所以要求FPGA 有接收68对LVDS 数据的能力,同时考虑到FPGA 的引脚的分配和全局时钟的位置安排,本系统选取了EP2C70F896C8作为数据接收及其他芯片的控制芯片。

2硬件电路设计

2.1ADC 外围电路设计

ADC 芯片的外围电路如下图所示:

对于输入被采样信号来说,使用差分信号要比单端信号更加可靠,如果经过前端放大电路后仍是单端信号,那么可以使用平衡-不平衡变压器(例如ADTL2-18)。

ADC 的控制方式有两种,一种是将控制一脚的电平直接处于高电位或者低电位,这种方式可以使用ADC 的大部分功能,但是不可更改;另外一种方式是基于SPI 口的扩展模式,在这种模式下可以使用ADC 的全部功能,本设计就使用了这种方式,在这种方式下,需要对控制信号的电平进行适当的分压,如图所示上图所示。

Rext 引脚必须外接一个高精度的3.3K 的电阻,可以降低偏

桑泉:硕士研究生

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移误差和线性误差,能够给内部参考电压提供标准值。

另外ADC的Vcmo引脚需要特别注意,当被采样信号为交

流信号时,可以直接接地,但是当输入为直流信号的时候,就要将

其与时钟调理电路相连接,这个对输入信号的质量关系很大。本

系统中输入信号是交流信号,所以可以直接接地,当然如果不是

很确定的情况下,可以安排跳线。

2.2LVDS数据设计

ADC的信号输出都是采用LVDS方式,LVDS是美国国家

半导体公司于1994年推出的一种信号传输模式,它是一种标

准,在降低功耗的同时提高了信号的传输速率,传输的数据可以

从几百Mbps到2Gbps。对于LVDS的布线来说,最重要的就是

布线的长度控制问题,在同一对LVDS信号线中,两条信号线的

长度最好一致,而不同的线对之间,其长度也尽量保持一致,在本

系统中LVDS上面的速率为500MHz,线对的长度差异最好控制

在100mils以内。LVDS的这个要求表明,在实际的布线当中,必

定会出现蛇形线,通过简单的数学计算,控制蛇形线弯度的大小

和间距,完全可以实现LVDS线对的长度一致关系。在本系统当

中,128根LVDS线的长度均控制在5999mils到6001mils之间。

具体可见下图:

在图中仅是其中的一路ADC信号数据,另外一路与此大致

相同,只是布局方形不一样。LVDS线可以采用微带线和带状线

两种情况,区别就是在表层的时候速度会更快,大约是在内层的

1.5倍,不过由于是500MHz情况下,速度不是特别高,内外都影

响不是很大,本系统中是在板子的顶层布线。

在同一对LVDS线当中,对于不同的绕向来说,外沿线总是

要长于内沿的,所以必然会产生差别,在下图中显示了怎样进行

同一对LVDS线的微调,如图:

在图中,W为线宽,S为线间距,上图所示,如果要进行微调,

那么蛇形线的最高幅度不能超过线宽的两倍,而间隔必须大禹

三倍的线宽,在应用了这样的调节以后,线的长度完全可以控制

的很小。

LVDS的另外一个重要问题就是阻抗匹配,由于LVDS信号

在终端本设计中线宽和线间距都是4mils,线的厚度为1Oz(即

35μm),当板材的电介质系数可以稳定在4.5-4.55的情况下,要

想匹配100欧姆的差分阻抗,通过使用Si9000计算可以得出板

层的厚度也应该控制在4mils。由于在本设计的FPGA内部没有

匹配电阻,所以在接近FPGA的引脚处增加了100欧姆的电阻,

因为FPGA采用的是BGA封装,引脚间距1mm。建议采用较小

封装的贴片电阻,如0201封装。

2.3电源设计

在本设计当中,用到了多种电源,其中有给ADC供电的

1.9V电源(为保证ADC工作效果,必须用给每片ADC单独供

电)、2.5V电压(LVDS线)、1.2V电压(FPGA核电压)、3.3V(FPGA

配置、JTAG及其他CMOS信号)、1.8V电压(ADC控制信号)、3V

电压(时钟产生芯片供电),这样在BGA封装的FPGA下面将产

生多种电压,仅靠一个电源层难以实现,有条件的可以采用两层

电源层来实现,当然这样成本会提高,本设计当中用的6层板,所

以仅有一个电源层,另外对于个别信号,可以在信号层铺铜的办

法来解决。

另外,如果将电源层设计成为内电层的话,那么必须对电源

层进行区域分割,此时必须注意到,再分割的时候各种过孔,不能

跨越分割线,也就是说分割线必须绕过过孔而不能与之相交,这

样的方法在FPGA这样多种电源同时存在的情况下比较难于

实现,或者说比较复杂。在本设计当中,采用的是将电源层设计

成为信号层,再在该信号层中铺铜的办法来实现的,在铺铜的同

时指定与之相连接的网络名称,这样与铜层具有相同网络名称

的网络都相互连接起来,而不相同的网络名称则自动的与之分

开。并且如果有所更改,可以让该区域的铜层重新铺铜,就可以

完成相应的修改,而不用再重新进行电源层分割。本设计FPGA

下面的分层如下所示:

3总结

本文主要介绍了高速ADC芯片ADC08D1000在数据采集

系统当中的应用,着重讨论了在线路设计过程当中遇到的问题

和难点,并给予相应的解决办法。在本设计当中,使用了双路

ADC对信号的同步采样,并且在器件选型和经济成本方面进行

了综合考虑。在高速线路的设计当中还有很多值得注意的地方

需要设计者给予充分的重视,只有综合考虑成本和功效才能设

计出符合项目需求的,具有实际应用价值的产品。

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