CMOS4046集成电路研究锁相环(PLL)的工作原理毕业论文外文翻译

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锁相环PLL（PhaseLockedLoop）

锁相环PLL（PhaseLockedLoop）锁相环PLL目前我见到的所有芯片中都含有PLL模块，而且一直不知道如何利用PLL对晶振进行倍频的，这次利用维基百科好好的学习了下PLL 的原理。

1. 时钟与振荡电路在芯片中，最重要的就是时钟，时钟就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了，对于芯片也一样。

了解了时钟的重要性，那时钟是怎么来的呢？时钟可以看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。

因此，振荡电路成为了时钟的来源。

振荡电路的形成可以分两类：1. 石英晶体的压电效应：电导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。

它的谐振频率与晶片的切割方式、几何形状、尺寸有关，可以做得精确，因此其振荡电路可以获得很高的频率稳定度。

2. 电容Capacity的充电放电：能够存储电能，而充放电的电流方向是反的，形成振荡。

可通过电压等控制振荡电路的频率。

2. PLL与倍频由上面可以知道，晶振由于其频率的稳定性，一般作为系统的外部时钟源。

但是晶振的频率虽然稳定，但是频率无法做到很高（成本与工艺限制），因此芯片中高频时钟就需要一种叫做压控振荡器（Voltage Controlled Oscillator）的东西生成了（顾名思义，VCO 就是根据电压来调整输出频率的不同）。

可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率。

哇偶，看到这种现象是不是很熟悉？嘿嘿，这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号，与反馈比较，以便生成正确的控制。

PLL倍频电路因此，为了将频率锁定在一个固定的期望值，锁相环PLL出现了！一个锁相环PLL电路通常由以下模块组成：·鉴相鉴频器PFD（Phase Frequency Detector）：对输入的基准信号（来自频率稳定的晶振）和反馈回路的信号进行频率的比较，输出一个代表两者差异的信号·低通滤波器LPF（Low-Pass Filter）：将PFD中生成的差异信号的高频成分滤除，保留直流部分·压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号。

4046 CMOS PLL 锁相环电路

CMOS4046集成电路研究锁相环(PLL)的工作原理毕业论文外文翻译

本实验要使用CMOS4046集成电路研究锁相环（PLL ）的工作原理。

电路包括两个不同的鉴相器和一个VCO 。

另外还有一个齐纳二极管参考电压源用在供电调节中，在解调器输出中有一个缓冲电路。

用户必须提供环路滤波器。

4046具有高输入阻抗和低输出阻抗，容易选择外围元件。

注意事项1. 本实验较为复杂，进入实验室之前，确认你已经弄懂了电路预计应该怎样工作。

对某样东西还没有充分分析之前，不要去尝试制作它。

在开始实验之前要通读本文。

2. 在实验第一部分得到的数据要用来完成实验的其它任务。

所以要仔细对待这部分内容。

3. 小心操作4046芯片，CMOS 集成电路很容易损坏。

避免静电释放，使用10k Ω电阻把信号发生器的输出耦合到PLL 。

在关掉4046供电电源之前先关闭信号发生器，或者从信号输入端给整个电路供电。

要避免将输出端对电源或对地短路，TTL 门电路可以容忍这种误操作但CMOS 不能（要注意松散的导线）。

CMOS 输出也没有能力驱动电容负载。

VSS 应该接地，VDD 应该接5V ，引脚5应该接地（否则VCO 被禁止）。

1 VCO 工作原理阅读数据手册中的电路描述。

VCO 常数（0K 单位为弧度/秒-伏）是工作频率变化与输入电压（引脚9上）变化之比值。

测量出0K ，即，画出输出频率关于输入电压的曲线。

确认数据范围要覆盖5kHz 到50kHz 。

对于R1, R2 和C 的各种参数取值进行测量，确定0K 对于R1 ,R2 和C 是怎样的近似关系。

测量VCO 输出的上升和下降时间，研究电容性负载的影响。

2 无源环路滤波器无源环路滤波器位于鉴相器输出与VCO 输入之间。

此滤波器对鉴相器输出中的高次谐波进行衰减，并控制环路的强度。

通常用一个简单RC 滤波器就可以满足要求，这种设计能避免有源滤波器设计中固有的电平移动和输出限制的恼人问题。

但另外一方面，有源滤波器可以提供更优越的性能。

2.1 相位比较器首先来看一下4046的相位比较器II 的输出。

锁相环外文翻译

锁相环外文参考文献译文及原文目录外文参考文献译文1锁相环 (1)1.1锁相特性 (1)1.2历史与应用 (2)1.3其它应用 (4)2光通信元件 (5)2.1光纤 (5)2.2调制器和检测器 (6)外文参考文献原文1Phase Lock Loop (9)1.1Nature of Phaselock (9)1.2History and Application (10)1.3Other Applications (13)2Optical Communication Components (14)2.1The Optical Fiber (14)2.2Modulators and Detectors (17)1锁相环1.1锁相特性锁相环包含三个组成部分：1、相位检测器（PD）。

2、环路滤波器。

3、压控振荡器（VCO），其频率由外部电压控制。

相位检测器将一个周期输入信号的相位与压控振荡器的相位进行比较。

相位检测器的输出是它两个输入信号之间相位差的度量。

差值电压由环路滤波后，再加到压控振荡器上。

压控振荡器的控制电压使频率朝着减小输入信号与本振之间相位差的方向改变。

当锁相环处于锁定状态时，控制电压使压控振荡器的频率正好等于输入信号频率的平均值。

对于输入信号的每一周期，振荡器输出也变化一周，且仅仅变化一周。

锁相环的一个显而易见的应用是自动频率控制（AFC）。

用这种方法可以获得完美的频率控制，而传统的自动频率控制技术不可避免地存在某些频率误差。

为了保持锁定环路所需的控制电压，通常要求相位检测器有一个非零的输出，所以环路是在有一些相位误差条件下工作的。

不过实际上对于一个设计良好的环路这种误差很小。

一个稍微不同的解释可提供理解环路工作原理的更好说明。

让我们假定输入信号的相位或频率上携带了信息，并且此信号不可避免地受到加性噪声地干扰。

锁相接收机的作用是重建原信号而尽可能地去除噪声。

为了重建原始信号，接收机使用一个输出频率与预计信号频率非常接近的本机振荡器。

锁相环原理及应用PLL

锁相环原理及应用PLL（Phaze Locked Loop）锁相环自1932年问世以来，其应用领域遍及频率相位跟踪控制的各个领域，如通信、雷达、航天、测量、电视、控制等。

随着集成技术的发展，其应用的重要性已成为从事检测、通信、控制工作人员非常重要的应用工具手段，成为电子设备中常用的一种基本部件。

鉴于上述情况，非常有必要学习和掌握这门技术。

它是什么器件有如此大的威力呢？锁相环：是一个闭环的相位控制系统，它跟踪输入信号的相位，并自动锁定。

实现对输入信号频率和相位的自动跟踪。

它跟踪固定频率的输入信号时无频差，跟踪信号的相位时（锁相控制）精度很高；跟踪信号的频率变化的输入信号时（收音机）精度也很高。

它对输入信号恰似一个窄带跟踪滤波器，能够跟踪淹没在噪声之中的微弱信号。

鉴于上述种种独特功能，它在电子设备中越来越广泛地被采用。

它的窄带跟踪滤波和低门限特性，使它成为从噪声中检测调频调相合调幅信号的最佳方法之一。

§1 锁相环工作原理一、组成：锁相环由三个基本部件组成：鉴相器（PD）、低通滤波器（LF）和压控振荡器（VCO）构成。

与相敏检测器的不同之处在于参考信号由输出的信号闭环形成。

1.鉴相器：是一个相位比较环节，它把输入信号与压控振荡器输出信号的相位进行比较，产生对应两信号相位差的误差电压。

是两信号相位差鉴相器特性可以是多种多样的，有正弦形、方波、三角形、锯齿形特性。

它的电路有各种形式，主要有两类：1）相乘器电路2）序列电路：它的输出电压是输入信号过零点与反馈电压过零点之间时间差的函数。

这类鉴相器的输出只与波形的边沿有关，适用于方波，通常用电路构成。

2.低通滤波器（环路）：具有低通特性，滤除中的变频成分和噪声，以保证环路要求的性能，增加环路的稳定性，产生对应的一个直流控制电压。

常用的环路滤波器有：RC积分滤波器、无源比例积分滤波器和有源比较积分滤波器3.VCO（Voltage Controlled Oscillator）：它是一个电压—频率转换器，由控制产生相应频率，使其频率朝着输入信号的频率靠拢，由于相位负反馈的作用直至消除频差实现环路锁定。

锁相环工作原理

锁相环工作原理锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL。

其作用是使得电路上的时钟和某一外部时钟的相位差同步。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。

因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。

因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

锁相环路是一个相位反馈自动控制系统。

它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。

锁相环的工作原理：1. 压控振荡器的输出经过采集并分频；2. 和基准信号同时输入鉴相器；3. 鉴相器通过比较上述两个信号的相位差(注顾名思义为相位差,非频率差)，然后输出一个直流脉冲电压；4. 控制VCO，使它的频率改变；5. 这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。

锁相环可用来实现输出和输入两个信号之间的相位差同步。

当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。

这时，压控振荡器按其固有频率fv进行自由振荡。

当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。

如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。

环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。

锁相环PLL原理与应用

的关系为：
(t)d (t)
dt
(t) (t)dt
根据
u c A d sio ( n t ) t { o ( t ) [ [ ]i ( t ) t i ( t )]
则，瞬时相位差φd为 d ( t ) (i( t ) o ( t ) t )i( t ) o ( t )
说明：以cos(ω(t)t+φ(t))为例
说明锁相环进入相位锁定的状态，此时输出和输入信号的频率
相等、相位差保持恒定不变的状态，uc的直流分量为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和
输出信号的频率不等，uc的直流分量随时间而变。因压控振荡器的压控特性为线性，该特性说明VCO的振荡频
率ω0(t)以固有频率ωr为中心，随输入信号电压uc的变化而变化。
压控振荡器VCO：是一个振荡频率受控制电压控制的
振荡器，而振荡频率与控制电压之间成线性关系。在
PLL中，压控振荡器实际上是把控制电压转换为相位
。
可编辑ppt
3
锁相环中的鉴相器通常由模拟乘法器组成
也可以由数字电路组成
ui(t) 2sini[(t)ti(t)]
初始的ω0 = ωr ， ωr指环路无输入信号、环路对VCO无控制作用时VCO的振荡频
uo(t)
2coso([t)to(t)]
率，称为电路的固有振荡频率或自由震荡频率。
ud Adui(t)uo(t)Ad 2 2coso([t)to(t)]sini[(t)ti(t)]
Adsin{o([t)to(t)][i(t)ti(t)]}
Ad是鉴相器的增益 Adsin{o([t)to(t)][i(t)ti(t)]}
用低通滤波器LPF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压

锁相环原理

锁相环原理
锁相环（Phase-Locked Loop，简称PLL）是一种广泛应用于通信、电子设备中
的控制系统，它可以将输入信号的相位和频率锁定在特定的数值上。

锁相环由相位比较器、环路滤波器、控制电压发生器、振荡器等组成，通过这些部件的协同作用，实现了对输入信号的跟踪和控制。

下面我们将详细介绍锁相环的工作原理。

首先，锁相环的核心部件是相位比较器，它用来比较输入信号和反馈信号的相
位差，并输出一个误差信号。

这个误差信号随后被送入环路滤波器，滤波器起到平滑误差信号的作用，使得控制电压发生器的输出更加稳定。

控制电压发生器产生的电压信号会调节振荡器的频率，从而使得反馈信号的相位和频率与输入信号保持一致。

在锁相环运行过程中，当输入信号的频率发生变化时，相位比较器会检测到相
位差的变化，并产生相应的误差信号，通过环路滤波器和控制电压发生器的调节，最终使得振荡器的频率跟随输入信号的变化而变化，从而实现了频率的锁定。

同样，当输入信号的相位发生变化时，相位比较器也会产生误差信号，通过控制电压发生器调节振荡器的相位，实现相位的锁定。

除了频率和相位的锁定外，锁相环还具有频率合成、信号再生、时钟提取等功能。

通过合理设计锁相环的参数和部件，可以实现对不同频率、不同相位的信号进行跟踪和控制，从而满足各种通信和控制系统的需求。

总之，锁相环作为一种重要的控制系统，在现代通信、电子设备中得到了广泛
的应用。

它通过精密的相位比较和频率调节，实现了对输入信号的跟踪和锁定，为各种信号处理和控制提供了可靠的技术支持。

希望通过本文的介绍，读者对锁相环的工作原理有了更深入的了解。

毕业设计(论文)-数字锁相环4046的锁相和压控振荡原理传感器采集设计

摘要测量汽车转速是车辆工程重要组成部分。

本文是基于利用数字锁相环4046的锁相和压控振荡原理配合合理的传感器采集信号。

本文是利用点火信号的磁电感应转换而来的转速信号，然后经过限幅和电压比较将信号转换成方波即脉冲的形式，经过处理后的信号送给数字锁相环4046的输入信号端口，采用4046的第二相位比较器，当输出信号的相位与输入信号的相位差恒定时，输出信号频率为输入信号频率的整数倍。

频率大小取决于相位比较器的输出信号经低通滤波处理后的电压和6、7管脚间的电容和11、12管脚上外接的电阻的大小。

4046的输出信号经计数器计数，数据锁存后，送给译码电路，译码输出驱动共阴极发光二极管，直接显示测量结果。

本文的方案将用于不同气缸的汽车转速的测量，具有一定的实用价值和应用前景。

关键词：信号转换，压控振荡，相位差，低通滤波，测量转速AbstractMeasuring vehicle speed vehicles is an important component of the project. This paper is based on the use of digital PLL lock-in the 4046 and VCO with the principle of reasonable acquisition sensor signal.This is the use of the ignition signal magnetic induction converted speed signals Then after limiting and voltage comparator of the square wave signal isconverted into the form of pulses, After treatment, the signal given to the 4,046 DPLL input signal ports, The use of 4046 compared with the second phase, when the output signal phase of the input signal with a constant phase difference, output signal frequency of the input signal frequency integer multiples. Frequency depends on the size of phase comparison of the output signal by the low-pass filter after the voltage and 6, 7 pin capacitance between the pin on 11, 12 and the external resistor size. 4046 output signal Counting, data latches, gave decoding circuit, Decoding the total output driving LED cathode direct measurement results show.In this paper, the program will be used for different cylinder motor speed measurement, has some practical value and prospects.第一章引言1.1锁相环基本原理一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1，Ud = Kd (θi –θo) U F = Ud F （s ）θi θo 图11.1.1．鉴相器（PD ）构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。

锁相环(pll)的工作原理

锁相环(pll)的工作原理英文回答：A phase-locked loop (PLL) is a control system that is widely used in electronic circuits to synchronize the phase and frequency of an output signal with that of a reference signal. It consists of three main components: a voltage-controlled oscillator (VCO), a phase detector, and a loop filter.The working principle of a PLL can be explained in the following steps:1. Phase Detection: The phase detector compares the phase of the reference signal with that of the output signal from the VCO. It generates an error signal that represents the phase difference between the two signals.2. Frequency Control: The error signal is filtered by the loop filter to remove any unwanted noise and to providea smooth control signal. This control signal is then applied to the VCO, which adjusts its frequency based on the control input.3. Phase Comparison: The output signal from the VCO is again compared with the reference signal, and the process of phase detection and frequency control is repeated. This feedback loop continues until the phase difference between the two signals is minimized.4. Locking: Once the phase difference is reduced to zero, the PLL is said to be locked. At this point, the output signal is in sync with the reference signal, and the VCO maintains a stable frequency and phase relationship with the input signal.The PLL can be used in various applications, such as clock synchronization, frequency synthesis, and demodulation. It provides a reliable and accurate methodfor maintaining phase and frequency coherence between different signals.中文回答：锁相环（PLL）是一种广泛应用于电子电路中的控制系统，用于将输出信号的相位和频率与参考信号同步。

cd4046构成的fsk调制解调电路

cd4046构成的fsk调制解调电路全文共四篇示例，供读者参考第一篇示例：CD4046是一种集成电路，常用于FSK调制和解调电路中。

FSK （Frequency Shift Keying）调制技术是一种数字调制技术，通过改变信号的频率来携带数字信息。

在通信系统中，FSK调制技术被广泛应用于数据传输和调频调制解调。

本文将详细介绍CD4046构成的FSK 调制解调电路的原理和应用。

一、CD4046简介CD4046是一种集成数字数字锁相环PLL（Phase Locked Loop）电路，由德州仪器公司生产。

它由一个相位比较器、一个VCO （Voltage Controlled Oscillator）和一个低通滤波器组成。

CD4046可以将输入信号的频率与VCO的频率进行比较，并自动调节VCO的频率，使得输入信号与VCO的频率同步。

这种锁相环的原理可以用于FSK调制和解调电路中。

二、FSK调制解调电路原理1. FSK调制原理：在FSK调制中，输入的数字信号被转换成两种不同频率的信号，并分别控制两个不同频率的载波信号。

这两种载波信号通过一个开关切换器，使得输出信号在两种频率之间切换，从而携带数字信息。

2. FSK解调原理：在FSK解调中，接收到的信号经过解调器解调，得到两种不同频率的信号。

这两种信号再经过一个比较器比较，得到解调后的数字信号。

CD4046通过其内部的相位比较器和VCO实现了FSK调制解调电路。

其电路连接如下：1. 输入信号经过一个低通滤波器，去除噪声和高频成分，然后输入到CD4046的相位比较器。

2. CD4046的VCO的频率由输入信号的频率控制，当输入信号的频率高于VCO的频率时，VCO的频率会增加；反之，当输入信号的频率低于VCO的频率时，VCO的频率会减小。

3. CD4046的输出信号通过一个比较器进行信号处理，得到FSK调制或解调后的数字信号。

1. 数据传输：FSK调制技术可以将数字信号转换成模拟信号进行传输，提高数据传输效率和可靠性。

锁相环外文翻译

外文资料Phase-locked loop Technology ：A phase-locked loop or phase lock loop (PLL) is a control system that generates a signal that has a fixed relation to the phase of a "reference" signal. A phase-locked loop circuit responds to both the frequency and the phase of the input signals, automatically raising or lowering the frequency of a controlled oscillator until it is matched to the reference in both frequency and phase. A phase-locked loop is an example of a control system using negative feedback. In the order of the PLL is the way of made the frequency stability in the send up wireless,include VCO and PLL integrated circuits,VCO send up a signal,some of the signal is output,and the other through the frequency division with PLL integrated circuits generate the local signal making compared.In the order to remain the same,it’s must be remain the phase displacement same.If the phase displacement have some changes,the output of the PLL integrated circuits have some changes too,to controlle VCO until phase diffe rence to restore,make both cotrolled oscillator’s frequency and phase with input signal which is close-loop electronic circuit keep firm relationship.Phase-locked loops are widely used in radio, telecommunications, computers and other electronic applications. They may generate stable frequencies, recover a signal from a noisy communication channel, or distribute clock timing pulses in digital logic designs such as microprocessors. Since a single integrated circuit can provide a complete phase-locked-loop building block, the technique is widely used in modern electronic devices, with output frequencies from a fraction of a cycle per second up to many gigahertz.Earliest research towards what became known as the phase-locked loop goes back to 1932, when British researchers developed an alternative to Edwin Armstrong's superheterodyne receiver, the Homodyne. In the homodyne or synchrodyne system, a local oscillator was tuned to the desired input frequency and multiplied with the input signal. The resulting output signal included the original audio modulation information.The intent was to develop an alternative receiver circuit that required fewer tuned circuits than the superheterodyne receiver. Since the local oscillator would rapidly drift in frequency, an automatic correction signal was applied to the oscillator, maintaining it in the same phase and frequency as the desired signal. The technique was described in 1932, in a paper by H.de Bellescise, in the French journal Onde Electrique.In analog television receivers since at least the late 1930s, phase-locked-loop horizontal and vertical sweep circuits are locked to synchronization pulses in the broadcast signal. When Signetics introduced a line of monolithic integrated circuits that were complete phase-locked loop systems on a chip in 1969, applications for the technique multiplied. A few years later RCA introduced the "CD4046" CMOS Micropower Phase-Locked Loop, which became a popular integrated circuit. Applications：Phase-locked loops are widely used for synchronization purposes; in space communications for coherent carrier tracking and threshold extension, bit synchronization, and symbol synchronization. Phase-locked loops can also be used to demodulate frequency-modulated signals. In radio transmitters, a PLL is used to synthesize new frequencies which are a multiple of a reference frequency, with the same stability as the reference frequency.Clock recovery ：Some data streams, especially high-speed serial data streams (such as the raw stream of data from the magnetic head of a disk drive), are sent without an accompanying clock. The receiver generates a clock from an approximate frequency reference, and then phase-aligns to the transitions in the data stream with a PLL. This process is referred to as clock recovery. In order for this scheme to work, the data stream must have a transition frequently enough to correct any drift in the PLL's oscillator. Typically, some sort of redundant encoding is used; 8B10B is very common.Deskewing ：If a clock is sent in parallel with data, that clock can be used to sample the data.Because the clock must be received and amplified before it can drive the flip-flops which sample the data, there will be a finite, and process-, temperature-, and voltage-dependent delay between the detected clock edge and the received data window. This delay limits the frequency at which data can be sent. One way of eliminating this delay is to include a deskew PLL on the receive side, so that the clock at each data flip-flop is phase-matched to the received clock. In that type of application, a special form of a PLL called a Delay-Locked Loop (DLL) is frequently used.Clock generation：Many electronic systems include processors of various sorts that operate at hundreds of megahertz. Typically, the clocks supplied to these processors come from clock generator PLLs, which multiply a lower-frequency reference clock (usually 50 or 100 MHz) up to the operating frequency of the processor. The multiplication factor can be quite large in cases where the operating frequency is multiple gigahertz and the reference crystal is just tens or hundreds of megahertz.Spread spectrum：All electronic systems emit some unwanted radio frequency energy. Various regulatory agencies (such as the FCC in the United States) put limits on the emitted energy and any interference caused by it. The emitted noise generally appears at sharp spectral peaks (usually at the operating frequency of the device, and a few harmonics).A system designer can use a spread-spectrum PLL to reduce interference with high-Q receivers by spreading the energy over a larger portion of the spectrum. For example, by changing the operating frequency up and down by a small amount (about 1%), a device running at hundreds of megahertz can spread its interference evenly over a few megahertz of spectrum, which drastically reduces the amount of noise seen by FM receivers which have a bandwidth of tens of kilohertz.中文翻译锁相环技术：锁相环或锁相回路（PLL）是一个信号控制系统，即用来锁定一系列的“参考”信号。

cc4046锁相环

EY (Plastic Package)
F (Ceramic Package)
C1 (Chip Carrier) ORDER CODES : HCC4046BF HCF4046BEY
HCF4043BC1
PIN CONNECTIONS
DESCRIPTION
The HCC4046B (extended temperature range) and HCF4046B (intermediate temperature range) are monolithic integrated circuits, available in 16-lead dual in-line plastic or ceramic package. The HCC/HCF4046B COS/MOS Micropower PhaseLocked Loop (PLL) consists of a low-power, linear voltage-controlled oscillator (VCO) and two different phase comparators having a common signal-input amplifier and a common comparator input. A 5.2V zener diode is provided for supply regulation if necessary.
lock range. With phase comparator I the range of frequencies over which the PLL can acquire lock (capture range) is dependent on the low-pass-filter characteristics, and can be made as large as the lock range. Phase-comparator I enables a PLL system to remain in lock in spite of high amounts of noise in the input signal. One characteristic of this type of phase comparator is that it may lock onto input frequencies that are close to harmonics of the VCO center-frequency. A second characteristic is that the phase angle between the signal and the comparator input varies between 0° and 180°, and is 90° at the center frequency. Fig. (a) shows the typical, triangular, phase-to-output response characteristic of phase-comparator I. Typical waveforms for a COS/MOS phase-locked-loop employing phase comparator I in locked condition of fo is shown in fig. (b). Phase-comparator II is an edge-controlled digital memory network. It consists of four flip-flop stages, control gating, and a three-stage output-circuit comprising p- and n-type drivers having a common output node. When the p-MOS or n-MOS drivers are ON they pull the output up to VDD or down to VSS, respectively. This type of phase comparator acts only on the positive edges of the signal and comparator inputs. The duty cycles of the signal and comparator inputs are not important since positive transitions control the PLL system utilizing this type of comparator. If the signal-input frequency is higher than the comparator-input frequency, the p-type output driver is maintained ON most of the time, and both the n- and p-drivers OFF (3 state) the remainder of the time. If the signal-input frequency is lower than the comparator-input frequency, the n-type output driver is maintained ON most of the time, and both the n- and p-drivers OFF (3 state) the remainder of the time. If the signal and comparator-input frequencies are the same, but the signal input lags the comparator input in phase, the n-type output driver is maintained ON for a time corresponding to the phase difference. If the signal and comparatorinput frequencies are the same, but the comparator input lags the signal in phase, the p-type output driver is maintained ON for a time corresponding to the phase difference. Subsequently, the capacitor voltage of the low-pass filter connected to this phase comparator is adjusted until the signal and comparator inputs are equal in both phase and frequency. At this stable point both p- and n-type output drivers remain OFF and thus the phase comparator output becomes an open circuit and holds the voltage on the capacitor of the low-pass filter constant. Moreover the signal at the ”phase pulses” output is a high level which can be used for indicating a locked condition. Thus, for phase comparator II, no phase difference exists between signal and comparator

锁相环的工作原理

锁相环的工作原理
锁相环（Phase-Locked Loop，简称PLL）是一种电子控制系统，其工作原理基于将输入信号与本地产生的参考信号进行比较，并通过反馈回路来调整本地信号的相位和频率，使其与输入信号保持同步。

锁相环的主要组成部分包括一个相位比较器、一个低通滤波器、一个电压控制振荡器（Voltage Controlled Oscillator，简称VCO）以及一个分频器。

工作原理如下：
1. 输入信号（参考信号）与VCO产生的本地信号经过相位比
较器比较，产生一个误差信号（Phase Error）；
2. 误差信号经过低通滤波器滤波，去除高频噪声，获取平均的误差信息；
3. 通过反馈回路将滤波后的误差信号输入VCO，控制其生成
的本地信号的相位和频率；
4. VCO的输出信号经过分频器分频后反馈给相位比较器作为
参考信号，与输入信号进行比较，进一步调整VCO的输出；5. 当输入信号与本地信号的相位差为零时，锁相环达到稳定状态，本地信号的相位和频率与输入信号保持同步。

通过不断比较误差并进行反馈调整，锁相环可以实现对输入信号的追踪或跟踪，使得本地信号的相位和频率能够与输入信号精确同步，并在某个稳态时保持稳定。

锁相环在电子通信、数字信号处理、频率合成等领域有广泛应用。

4046 CMOS PLL 锁相环电路

October 1987Revised January 1999CD4046BC Micropower Phase-Locked Loop© 1999 Fairchild Semiconductor Corporation DS005968.prf CD4046BCMicropower Phase-Locked LoopGeneral DescriptionThe CD4046BC micropower phase-locked loop (PLL) con-sists of a low power, linear, voltage-controlled oscillator (VCO), a source follower, a zener diode, and two phase comparators. The two phase comparators have a common signal input and a common comparator input. The signal input can be directly coupled for a large voltage signal, or capacitively coupled to the self-biasing amplifier at the sig-nal input for a small voltage signal.Phase comparator I, an exclusive OR gate, provides a digi-tal error signal (phase comp. I Out) and maintains 90°phase shifts at the VCO center frequency. Between signal input and comparator input (both at 50% duty cycle), it may lock onto the signal input frequencies that are close to har-monics of the VCO center frequency.Phase comparator II is an edge-controlled digital memory network. It provides a digital error signal (phase comp. II Out) and lock-in signal (phase pulses) to indicate a locked condition and maintains a 0° phase shift between signal input and comparator input.The linear voltage-controlled oscillator (VCO) produces an output signal (VCO Out) whose frequency is determined by the voltage at the VCO IN input, and the capacitor and resis-tors connected to pin C1A , C1B , R1 and R2.The source follower output of the VCO IN (demodulator Out)is used with an external resistor of 10 k Ω or more.The INHIBIT input, when high, disables the VCO and source follower to minimize standby power consumption.The zener diode is provided for power supply regulation, if necessary.Featuress Wide supply voltage range: 3.0V to 18V s Low dynamic power consumption:70 µW (typ.) at f o =10 kHz, V DD = 5V s VCO frequency: 1.3 MHz (typ.) at V DD = 10Vs Low frequency drift:0.06%/°C at V DD = 10V with tem-peratures High VCO linearity:1% (typ.)Applications•FM demodulator and modulator •Frequency synthesis and multiplication •Frequency discrimination•Data synchronization and conditioning •Voltage-to-frequency conversion •T one decoding •FSK modulation •Motor speed controlOrdering Code:Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.Connection DiagramPin Assignments for SOIC and DIPTop ViewOrder Number Package NumberPackage DescriptionCD4046BCM M16A 16-Lead Small Outline integrated Circuit (SOIC), JEDEC MS-012, 0.150” Narrow Body CD4046BCNN16E16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide 2C D 4046B CBlock DiagramFIGURE 1.CD4046BCAbsolute Maximum Ratings (Note 1)(Note 2)Recommended Operating Conditions (Note 2)Note 1: “Absolute Maximum Ratings” are those values beyond which the safety of the device cannot be guaranteed. They are not meant to imply that the devices should be operated at these limits. The table of “Recom-mended Operating Conditions” and “Electrical Characteristics” provides conditions for actual device operation.Note 2: V SS = 0V unless otherwise specified.DC Electrical Characteristics (Note 2)Note 3: Capacitance is guaranteed by periodic testing.Note 4: I OH and I OL are tested one output at a time.DC Supply Voltage (V DD )−0.5 to +18 V DCInput Voltage (V IN )−0.5 to V DD +0.5 V DCStorage Temperature Range (T S )−65°C to +150°CPower Dissipation (P D )Dual-In-Line 700 mW Small Outline 500 mWLead Temperature (T L )(Soldering, 10 seconds)260°C DC Supply Voltage (V DD ) 3 to 15 V DC Input Voltage (V IN )0 to V DD V DC Operating T emperature Range (T A )−40°C to +85°CSymbol ParameterConditions−40°C +25°C +85°C UnitsMinMaxMinTypMaxMinMaxI DDQuiescent Device CurrentPin 5 = V DD, Pin 14 = V DD,Pin 3, 9 = V SS V DD = 5V 200.00520150µA V DD = 10V 400.0140300µA V DD = 15V800.01580600µAPin 5 = V DD , Pin 14 = Open,Pin 3, 9 = V SS V DD = 5V 70555205µA V DD = 10V 53020410710µA V DD = 15V15005012001800µA V OLLOW Level Output VoltageV DD = 5V 0.0500.050.05V V DD = 10V 0.0500.050.05V V DD = 15V0.0500.050.05V V OHHIGH Level Output VoltageV DD = 5V 4.95 4.955 4.95V V DD = 10V 9.959.95109.95V V DD = 15V14.9514.951514.95VV ILLOW Level Input Voltage V DD = 5V , V O = 0.5V or 4.5V 1.5 2.25 1.5 1.5V Comparator and Signal InV DD = 10V , V O = 1V or 9V 3.0 4.5 3.0 3.0V V DD = 15V , V O = 1.5V or 13.5V 4.06.25 4.04.0V V IHHIGH Level Input Voltage V DD = 5V , V O = 0.5V or 4.5V 3.5 3.5 2.75 3.5V Comparator and Signal InV DD = 10V , V O = 1V or 9V 7.07.0 5.57.0V V DD = 15V , V O = 1.5V or 13.5V 11.011.08.2511.0V I OLLOW Level Output Current V DD = 5V , V O = 0.4V 0.520.440.880.36mA (Note 4)V DD = 10V , V O = 0.5V 1.3 1.1 2.250.9mA V DD = 15V , V O = 1.5V 3.6 3.08.8 2.4mA I OHHIGH Level Output Current V DD = 5V , V O = 4.6V −0.52−0.44−0.88−0.36mA (Note 4)V DD = 10V , V O = 9.5V −1.3−1.1−2.25−0.9mA V DD = 15V , V O = 13.5V −3.6−3.0−8.8−2.4mAI INInput CurrentAll Inputs Except Signal Input V DD = 15V , V IN = 0V −0.3−10−5−0.3−1.0µA V DD = 15V , V IN = 15V0.310−50.3 1.0µA C IN Input Capacitance Any Input (Note 3)7.5pFP TT otal Power Dissipationf o = 10 kHz, R1 = 1 M Ω,R2 = ∞, ςΧΟΙΝ = ς∆∆/2V DD = 5V 0.07mW V DD = 10V 0.6mW V DD = 15V2.4mW 4C D 4046B CAC Electrical Characteristics (Note 5)T A = 25°C, C L = 50 pF Symbol Parameter Conditions Min Typ Max UnitsVCO SECTION I DDOperating Currentf o = 10 kHz, R1 = 1 M Ω,R2 = ∞, ςΧΟΙΝ = ς∆∆/2V DD = 5V 20µA V DD = 10V 90µA V DD = 15V200µAf MAXMaximum Operating FrequencyC1 = 50 pF , R1 = 10 k Ω,R2 = ∞, ςΧΟΙΝ = ς∆∆V DD = 5V 0.40.8MHz V DD = 10V 0.6 1.2MHz V DD = 15V1.01.6MHzLinearityVCO IN = 2.5V ±0.3V ,R1 ≥ 10 k Ω, V DD = 5V1%VCO IN = 5V ±2.5V ,R1 ≥ 400 k Ω, V DD = 10V 1%VCO IN = 7.5V ±5V ,R1 ≥ 1 M Ω, V DD = 15V1%T emperature-Frequency Stability %/°C ∝1/φ. ς∆∆No Frequency Offset, f MIN =R2= ∞V DD = 5V 0.12–0.24%/°C V DD = 10V 0.04–0.08%/°C V DD = 15V0.015–0.03%/°C Frequency Offset, f MIN ≠ 0V DD = 5V 0.06–0.12%/°C V DD = 10V 0.05–0.1%/°C V DD = 15V0.03–0.06%/°C VCO INInput ResistanceV DD = 5V 106M ΩV DD = 10V 106M ΩV DD = 15V106M ΩVCOOutput Duty CycleV DD = 5V 50%V DD = 10V 50%V DD = 15V50%t THL VCO Output Transition TimeV DD = 5V 90200ns t THLV DD = 10V 50100ns V DD = 15V4580nsPHASE COMPARATORS SECTION R INInput Resistance Signal InputV DD = 5V 13M ΩV DD = 10V 0.20.7M ΩV DD = 15V0.10.3M ΩComparator InputV DD = 5V 106M ΩV DD = 10V 106M ΩV DD = 15V106M ΩAC-Coupled Signal Input Voltage SensitivityC SERIES = 1000 pF f = 50 kHz V DD = 5V 200400mV V DD = 10V 400800mV V DD = 15V7001400mVCD4046BCAC Electrical Characteristics(Continued)Note 5: AC Parameters are guaranteed by DC correlated testing.Phase Comparator State DiagramsFIGURE 2.SymbolParameterConditionsMinTypMaxUnitsDEMODULATOR OUTPUT VCO IN −V DEMOffset VoltageRS ≥ 10 k Ω, V DD = 5V 1.50 2.2V RS ≥ 10 k Ω, V DD = 10V 1.50 2.2V RS ≥ 50 k Ω, V DD = 15V1.502.2VLinearityRS ≥ 50 k ΩVCO IN = 2.5V ±0.3V , V DD = 5V 0.1%VCO IN = 5V ±2.5V , V DD = 10V 0.6%VCO IN = 7.5V ±5V , V DD = 15V0.8%ZENER DIODE V Z Zener Diode Voltage I Z = 50 µA 6.37.07.7V R ZZener Dynamic ResistanceI Z = 1 mA100Ω 6C D 4046B CTypical WaveformsFIGURE 3. Typical Waveform Employing Phase Comparator I in Locked ConditionFIGURE 4. Typical Waveform Employing Phase Comparator II in Locked ConditionCD4046BCTypical Performance CharacteristicsTypical Center Frequency vs C1for R1 = 10 k Ω, 100 k Ω and 1 M ΩFIGURE 5.Typical Frequency vs C1for R2 = 10 k Ω, 100 k Ω and 1 M ΩFIGURE 6.Note: To obtain approximate total power dissipation of PLL system for no-signal input: Phase Comparator I, P D (Total) = P D (f o ) + P D (f MIN ) + P D (R S ); Phase Comparator II, P D (Total) = P D (f MIN ). 8C D 4046B CTypical fMAX /f MIN vs R2/R1FIGURE 7.Typical VCO Power Dissipation at Center Frequency vs R1FIGURE 8.Note: T o obtain approximate total power dissipation of PLL system for no-signal input: Phase Comparator I, P D (T otal) = P D (f o ) + P D (f MIN ) + P D (R S ); Phase Comparator II, P D (Total) = P D (f MIN ).CD4046BCTypical VCO Power Dissipation at f MINvs R2FIGURE 9.Typical Source Follower Power Dissipation vs R SFIGURE 10.Note: To obtain approximate total power dissipation of PLL system for no-signal input: Phase Comparator I, P D (Total) = P D (f o ) + P D (f MIN ) + P D (R S ); Phase Comparator II, P D (Total) = P D (f MIN ). 10C D 4046B CFIGURE 11. Typical VCO Linearity vs R1 and C1Note: T o obtain approximate total power dissipation of PLL system for no-signal input: Phase Comparator I, P D (T otal) = P D (f o ) + P D (f MIN ) + P D (R S ); Phase Comparator II, P D (Total) = P D (f MIN ).CD4046BCDesign InformationThis information is a guide for approximating the value ofexternal components for the CD4046B in a phase-locked-loop system. The selected external components must bewithin the following ranges: R1, R2 ≥ 10 kΩ, R S≥ 10 kΩ,C1 ≥ 50 pF.In addition to the given design information, refer to Figure5, Figure 6, Figure 7 for R1, R2 and C1 component selec-tions.Using Phase Comparator I Using Phase Comparator II Characteristics VCO Without Offset VCO With Offset VCO Without Offset VCO With OffsetR2 =∞R2 =∞VCO FrequencyFor No Signal Input VCO in PLL system will adjust VCO in PLL system will adjust toto center frequency, f o lowest operating frequency, f min Frequency Lock 2 f L= full VCO frequency rangeRange, 2 f L 2 f L= f max− f minFrequency CaptureRange, 2 f CLoop Filter ComponentSelectionFor 2 f C, see Ref.f C= f LPhase Angle Between90° at center frequency (f o), approximating Always 0° in lockSingle and Comparator0° and 180° at ends of lock range (2 f L)Locks on Harmonics Y es Noof Center FrequencySignal Input Noise High LowRejection 12C D 4046B CReferencesG.S. Moschytz, “Miniaturized RC Filters Using Phase-Locked Loop”, BSTJ, May, 1965.Floyd Gardner, “Phaselock Techniques”, John Wiley & Sons, 1966.Using Phase Comparator IUsing Phase Comparator IICharacteristics VCO Without OffsetVCO With OffsetVCO Without OffsetVCO With OffsetR2 = ∞R2 = ∞VCO Component SelectionGiven: f o .Given: f o and f L .Given:f max .Given: f min and f max .Use f o with Calculate f min Calculate f o from Use f min with Figure 5 tofrom the equation the equationFigure 6 todetermine R1 and C1.f min = f o − f L .to determine R2 and e f min with Figure 6 to determine R2 and C1.CalculateUse f o with Figure 5 toCalculatedetermine R1 and C1.Usewith Figure 7from the equationto determine ratio R2/R1 to obtain R1.Usewith Figure 7to determine ratio R2/R1 to obtain R1. CD4046BCPhysical Dimensions inches (millimeters) unless otherwise noted16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150” Narrow BodyPackage Number M16AF a irch ild d o e s n o t a ssu m e a n y re spo n sib ility fo r u se o f a n y circu itry de scrib e d , n o circu it pa ten t lice nse s a re im p lie d a nd F a irch ild re se rv e s the rig h t a t a n y tim e w ith ou t n o tice to cha n g e sa id circu itry an d sp e cifica tio n s.C D 4046B C M i c r o p o w e r P h a s e -L o c k e d L o o pLIFE SUPPORT POLICYFAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILD SEMICONDUCTOR CORPORATION. As used herein:1.Life support devices or systems are devices or systemswhich, (a) are intended for surgical implant into thebody, or (b) support or sustain life, and (c) whose failureto perform when properly used in accordance withinstructions for use provided in the labeling, can be rea-sonably expected to result in a significant injury to the user.2. A critical component in any component of a life support device or system whose failure to perform can be rea-sonably expected to cause the failure of the life support device or system, or to affect its safety or Physical Dimensions inches (millimeters) unless otherwise noted (Continued)16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” WidePackage Number N16E。

锁相环原理及应用

锁相环原理及应用锁相环（Phase-Locked Loop，PLL）是一种电子电路，主要用于调整频率和相位，使其与输入信号同步，并用来提供高精度的时钟和频率合成。

锁相环的原理是通过不断比较参考信号和输出信号的相位差，并通过反馈控制来调整输出信号的频率和相位，使输出信号与参考信号保持稳定的相位关系。

锁相环通常由相位比较器、低通滤波器、控制电压发生器、振荡器等组成。

锁相环的工作过程可以简单描述为以下几个步骤：1.相位比较：输入信号与参考信号经过相位比较器，比较它们之间的相位差。

2.滤波调整：比较结果经过低通滤波器，得到一个控制电压，该控制电压用于调整振荡器的频率和相位。

3.振荡器反馈：通过控制电压调整振荡器的频率和相位，使输出信号与参考信号保持稳定的相位关系。

4.输出信号：输出信号作为锁相环的输出，可以用于时钟同步、频率合成等应用。

锁相环具有许多应用。

以下是一些常见的应用案例：1.时钟同步：在数字系统中，锁相环常用于同步时钟信号，确保各个子系统的时钟一致，避免数据传输错误和时序问题。

2.频率合成：通过锁相环可以将一个低频信号合成为一个高频信号，常用于通信系统、雷达、音视频处理等领域。

3.相位调制和解调：锁相环可以用于实现相位调制和解调，常用于无线通信系统和调制解调器等。

4.频率跟踪和捕获：锁相环可以自动跟踪输入信号的频率变化并调整输出信号的频率，用于跟踪和捕获频率变化较快的信号。

锁相环的优点是可以实现高精度的频率和相位调整，对于精密测量、通信系统等需要高稳定性、高精度的应用非常重要。

然而，锁相环也存在一些局限性，比如锁定时间相对较长，对噪声和干扰较敏感，需要合适的滤波器和设计来提高性能。

综上所述，锁相环是一种基于反馈控制的电子电路，通过比较输入信号和参考信号的相位差来调整输出信号的频率和相位。

它在时钟同步、频率合成、相位调制解调、频率跟踪捕获等应用中起到重要作用。

锁相环的原理和应用对于理解和设计高精度的电子系统非常关键。

锁相环工作原理

锁相环工作原理．锁相环工作原理锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL。

其作用是使得电路上的时钟和某一外部时钟的相位同步。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。

因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。

因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

锁相环路是一个相位反馈、）PD（鉴相器它由以下三个基本部件组成：自动控制系统。

．环路滤波器（LPF）和压控振荡器（VCO）。

锁相环的工作原理：1. 压控振荡器的输出经过采集并分频；2. 和基准信号同时输入鉴相器；3. 鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；4. 控制VCO，使它的频率改变；5. 这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。

锁相环可用来实现输出和输入两个信号之间的相位同步。

当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。

这时，压控振荡器按其固有频率fv进行自由振荡。

当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。

如果fR和fv相差不uR进行鉴相的结果，输出一个与uv和uR大，鉴相器对．和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。

环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。

PLL(锁相环)电路原理及设计 [收藏]讲解

PLL(锁相环电路原理及设计[收藏]PLL(锁相环电路原理及设计在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。

无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。

但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。

如果采用PLL(锁相环(相位锁栓回路，PhaseLockedLoop技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。

此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。

一 PLL(锁相环电路的基本构成PLL(锁相环电路的概要图1所示的为PLL(锁相环电路的基本方块图。

此所使用的基准信号为稳定度很高的晶体振荡电路信号。

此一电路的中心为相位此较器。

相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器的相位比较。

如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。

(将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。

利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率成为一致。

PLL(锁相环可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。

由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。

只要是基准频率的整数倍，便可以得到各种频率的输出。

从图1的PLL(锁相环基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。

在此，假设基准振荡器的频率为fr，VCO的频率为fo。

在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。

此时的相位比较器的输出PD会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。

相反地，如果frlt;fo时，会产生负脉波信号。

(此为利用脉波的边缘做二个信号的比较。

如果有相位差存在时，便会产生正或负的脉波输出。

锁相环(pll)的工作原理

锁相环(pll)的工作原理Download tips: This document is carefully compiled by this editor. I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you! In addition, this shop provides you with various types of practical materials, such as educational essays, diary appreciation, sentence excerpts, ancient poems, classic articles, topic composition, work summary, word parsing, copy excerpts, other materials and so on, want to know different data formats and writing methods, please pay attention!锁相环（PLL）是一种控制系统，用于保持输入信号和参考信号之间的相位和频率同步。

PLL广泛应用于通信系统、数字信号处理、频率合成、时钟恢复等领域。

锁相环的工作原理可以简单地分为四个步骤：相位检测、数字控制、频率合成和反馈调节。

下面将详细解释每个步骤的工作原理。

首先是相位检测阶段。

在锁相环中，相位检测器用于比较输入信号和参考信号之间的相位差。

最常见的相位检测器是乘法器，它将输入信号和参考信号相乘产生一个误差信号。

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本实验要使用CMOS4046集成电路研究锁相环（PLL ）的工作原理。

电路包括两个不同的鉴相器和一个VCO 。

另外还有一个齐纳二极管参考电压源用在供电调节中，在解调器输出中有一个缓冲电路。

用户必须提供环路滤波器。

4046具有高输入阻抗和低输出阻抗，容易选择外围元件。

注意事项1. 本实验较为复杂，进入实验室之前，确认你已经弄懂了电路预计应该怎样工作。

对某样东西还没有充分分析之前，不要去尝试制作它。

在开始实验之前要通读本文。

2. 在实验第一部分得到的数据要用来完成实验的其它任务。

所以要仔细对待这部分内容。

3. 小心操作4046芯片，CMOS 集成电路很容易损坏。

避免静电释放，使用10k Ω电阻把信号发生器的输出耦合到PLL 。

在关掉4046供电电源之前先关闭信号发生器，或者从信号输入端给整个电路供电。

要避免将输出端对电源或对地短路，TTL 门电路可以容忍这种误操作但CMOS 不能（要注意松散的导线）。

CMOS 输出也没有能力驱动电容负载。

VSS 应该接地，VDD 应该接5V ，引脚5应该接地（否则VCO 被禁止）。

1 VCO 工作原理阅读数据手册中的电路描述。

VCO 常数（0K 单位为弧度/秒-伏）是工作频率变化与输入电压（引脚9上）变化之比值。

测量出0K ，即，画出输出频率关于输入电压的曲线。

确认数据范围要覆盖5kHz 到50kHz 。

对于R1, R2 和C 的各种参数取值进行测量，确定0K 对于R1 ,R2 和C 是怎样的近似关系。

测量VCO 输出的上升和下降时间，研究电容性负载的影响。

2 无源环路滤波器无源环路滤波器位于鉴相器输出与VCO 输入之间。

此滤波器对鉴相器输出中的高次谐波进行衰减，并控制环路的强度。

通常用一个简单RC 滤波器就可以满足要求，这种设计能避免有源滤波器设计中固有的电平移动和输出限制的恼人问题。

但另外一方面，有源滤波器可以提供更优越的性能。

2.1 相位比较器首先来看一下4046的相位比较器II 的输出。

该输出端是一个三态器件，这可以在环路锁定时减小波纹。

与存在两倍基频拍频的情况不同，这里没有任何拍频。

糟糕的方面是，当我们需要为环路建立一个框图时，D K 却不能很好地定义。

当向上或向下驱动之一接通时，输出端表现为电压源。

但是当输出端悬浮时，它实质上为一个电流源（一个0A 电流源）。

因此D K 的值将依赖于给定的滤波器。

考察图1。

图1 相位比较器II 的输出图中当向上驱动器接通时，相位比较器输出为5PO v V =+，当向下驱动器接通时，0PO v V =，当相位比较器处在开路状态时，PO D v v = 。

我们可以求出输出的平均值：注意D K 的值依赖于D V 的值。

这使得环路的计算非常困难。

实际上，当DV 不是2.5V 时，对于正的或负的相位误差，D K 的值不相同。

为了得到可用的输出，我们可以修改输出端来产生一个固定的D K 值。

为此，我们可以加上一个有源元件，使得当输出端开路时D V 的值确定。

在图2和图4中，开路值都定义为2.5V ，结果是对于正的和负的e θ都有相等的D K 值。

如果你准备给相位比较器II 仅仅搭配一个RC 网络，一定要明白这样的方案在锁定范围的极端情况下，环路的动态特性会显著地降低。

使用无源环路滤波器的简单二阶PLL 如图2所示。

其中使用了相位比较器II 。

当环路锁定时，鉴相器输出电压平均值为 2.5 2.5(/2)D e v V θπ=+。

增量鉴相器增益常数 2.5 2.5(/2)D e v V θπ=+弧度。

考虑下面指标：其中我们定义了中心频率f0作为当引脚9为.5V 电压时VCO 的输出频率。

请使用图2给出的结构来设计并制作一个电路实现上述指标。

将你的设计写成文档，内容包括框图以及环路传递函数的幅度、相位波特图。

讨论的问题：稳态相位误差和锁定范围如何？预期结果与实际测量结果的比较。

环路的相位裕度可以从环路阶跃响应的测量中导出。

一种方法是在输入端施加一个调频信号并观察解调输出。

具体步骤是，在产生输入信号的函数信号发生器上，用方波调制其频率。

观察VCO 输入电压，测量其上升时间和尖峰过冲，研究这些测量结果是否与给定转折频率和相位裕度的二阶系统相符合？注意：频偏应该很小，避免PLL 失锁。

图3 滞后环路滤波器在图3中，环路滤波器用一个滞后网络代替。

这个网络允许单独设定0K 和C ω。

因而环路可以有宽的锁定范围（由0K 确定）和窄的带宽。

请设计并制作满足如下指标的电路：设计文档中要包括必要的波特图。

滞后滤波器对于来自鉴相器的高频波纹不能提供很大的衰减。

当你观察VCO 输入端（引脚9）的电压时可以看得很清楚。

在R4两端跨接一个电容来增加对高频的衰减。

如果引起的极点位于转折频率之外，则除了高频段的锯齿被去掉之外，引起的FM 阶跃响应的变化可以如果没有可用的频率信号发生器，可以考虑使用另外一个4046的VCO 。

被忽略。

现在尝试增加频偏，让环路失锁，注意相位比较器输出端和VCO 输入端的响应。

2.2 异或鉴相器现在考虑，如果用相位比较器I （一个异或门）替换2.1节中描述的滞后补偿PLL 中的相位比较器II 会怎样？你应该能从理论和实验两方面回答这个问题。

具体问题包括，鉴相器增益、环路带宽、相位裕度、稳态相位误差、锁定范围和（实验中）取得锁定的难易程度如何？注意：如果达到锁定有困难，尝试放慢输入频率扫描速度，直到电路锁定。

这个电路是否锁定在谐波上？电路对占空比是否敏感？3 有源滤波器回到2.1节中描述的使用相位比较器II 的滞后补偿PLL 。

像前面一样施加FM 调制输入观察阶跃响应。

观察相位比较器的输出（引脚13）。

如果用视觉将高频成分平均掉，稳态响应相位误差和动态跟踪误差应该很明显看出 4 。

尝试改变输入频率范围。

有源滤波器用来减低这个跟踪误差。

一种可能的有源滤波器PLL 实现如图4所示。

图4 有源环路滤波器在使用这种滤波器时要防范一些问题。

运算放大器很容易产生出导致4046烧毁的电压。

因此，如图用二极管对PLL 输入进行钳位是一种好的做法。

低通滤波器（R3和C2）对鉴相器的高频波纹提供进一步滤波。

还要注意防止运算放大器进入摆率（slew rate ）限制范围。

这里有源电路仍然确定了鉴相器II 的开路状态输出为2.5V 。

反相器是必要的，因为PLL 需要一个同相结构。

R4C1确定转折频率。

R2确定零点位置，因而确定了稳定性。

1/( R3 C2) 应该设定在C 的5倍以上。

D K 与前面相同（对于设定鉴相器开路状态电压为2.5V 的任何环路注：如果觉得视觉平均不够满意，采用RC=0.1ms 的简单RC 滤波器过滤vD 将可以得到相位误差平均值的波形。

为避免给相位比较器加上低阻抗负载，要使用一个大阻值电阻（1M Ω即可）。

重要提示：此滤波器并不在环路中，它位于相位比较器输出与示波器之间。

滤波器来说D K 都如此）。

如果愿意，你可以任意设计自己的二阶环路滤波器结构，只是要注意不要毁坏4046芯片。

请用有源环路滤波器设计并制作一个满足如下指标的PLL 电路：画出适当的波特图。

完成阶跃响应测量。

同以前一样观察鉴相器输出（引脚13）。

对于动态跟踪误差和稳态误差进行讨论。

4 线性鉴相器与频率合成现在考虑尝试锁定到多个信号的复合体中的一个信号上的问题。

复合信号的过零点不一定与要锁定信号的过零点一致。

因此，使用过零点敏感的鉴相器，例如相位比较器II ，甚至于异或门，都是不可行的。

我们希望利用一个线性鉴相器，它能实现复合信号与VCO 输出的模拟相乘。

由于VCO 输出为方波（一系列1和负1），我们可以将要求放宽到需要一个乘法器，它能把输入复合信号与1或-1相乘，且产生的失真最小。

考察图5中的电路。

其中鉴相器的D K 是多少？对于零输出其稳态相位误差如何？(图5 线性鉴相器)注意D K 将依赖于输入信号的幅度。

在本实验的余下部分我们假定要锁定信号的幅度为300mV 峰-峰值。

现在还要考虑需要两倍于输入频率的VCO输出频率的问题。

如图6所示，在反馈路径中加入一个除2模块，闭合环路系统将能实现乘2功能。

设计并制作满足如下指标的电路：注意对于频率乘法系统“零稳态相位误差”并没有严格定义。

为了我们的目的，将“零稳态相位误差”定义为输入和输出两者的正向过渡相吻合。

在你的PLL 反馈路径上用D触发器（73LS74）实现除2模块。

确认在环路分析中包含其作用。

注意，若鉴相器存在稳态相位偏移，可以在除2模块中对此进行补偿。

将D 触发器的输入和输出与适当的反相器网络和异或门混合起来可以实现和°±90°±180的相移。

画出适当的波特图。

完成阶跃响应测量。

同以前一样观察鉴相器输出（引脚13）。

对于动态跟踪误差和稳态误差进行讨论。

In this lab you will investigate phase lock loop (PLL) operation using the CMOS 4046 integrated circuit. It contains two different phase detectors and a VCO. It also includes a zener diode reference for power supply regulation and a buffer for the demodulator output. The user must supply the loop filter. The high input impedances and low output impedances of the 4046 make it easy to select external components.Notes1. This lab is complicated. Be sure that you understand how the circuits are supposed to work before coming into the lab. Do not try to build something that you have not fully analyzed. Read this entire assignment before beginning to work on it.2. Data taken in Part 1 will be needed in order to complete your designs in the rest of the lab, therefore, do this part carefully.3. Handle the 4046 with care. CMOS integrated circuits are easily destroyed. Avoid static discharges. Use a 10k- resistor to couple the signal generator to the PLL. Turn of the signal generator before turning off power to the 4046, or else you will power up the entire circuit from the signal input. Avoid shorting the outputs to ground or the supply. A TTL gate can withstand this kind of abuse, but CMOS cannot (be careful of loose wires). CMOS does not have the output strength to drive capacitive loads. VSS should be connected to ground, VDD should be connected to 5V, and pin 5 should be connected to ground (otherwise the VCO in inhibited).1 VCO OperationK in Read the circuit description in the datasheet. The VCO constant (0 radians/sec-volt) is the ratio of the change in operating frequency to the change inK, that is, graph the output frequency versus the input voltage (on pin 9). Measureinput voltage. Be sure that your data covers the range from 5 kHz to 50 kHz. MakeK the measurements with various values1 of R1, R2, and C. Approximately, how is0 related to R1, R2, and C? Measure the rise and fall times of the VCO output. Investigate the effects of capacitive loading.2 Passive Loop FiltersThe loop filter is placed between the phase detector output and the VCO input. This filter attenuates the high frequency harmonics present in the phase detector output. It also controls loop dynamics. Often a simple RC filter will function adequately. These designs avoid embarassing level shifting and output limiting problems inherent in active filter designs. On the other hand, active filters may offer superior performance.2.1 Phase Comparator IIBefore continuing, consider the output of phase comparator II of the 4046. Theoutput is a tristate device. This causes a reduction of the ripple when the loop is locked. Instead of a 50% duty cycle beat note at twice the fundamental, there is no beat note at all. Unfortunately, when one wishes to construct a block diagram for the loop, D K is not well-specified. When either the upper or lower driver is on, the output looks like a voltage source, but when the output is floating, it is essentially a current source (a source of 0 amps). Therefore the value of D K will depend on the specific filter. Consider Figure 1.Figure 1: Phase comparator II outputSo the phase comparator output is 5PO v V =+when the upper driver is on, 0PO v V = when the lower driver is on, and PO D v v = when the phase comparator isin the open state. We can find the average value of the output:Note that the value of KD depends on the value of D V . This makes the mathematics of the loop much more confusing. In fact D K is different for positive and negative phase errors when D V 、is not 2.5 volts. In order to get a usable output, we can modify the output to yield a fixed value of D K . To do this we can put an active element in to define the value of D V when the output is open. In both Figures 2 and 4 the open value is defined as 2.5 volts which leads to an equal value of D K for positive and negative µe. If you use phase comparator II with just an RC network, be sure to realize that the loop dynamics may be considerably compromised at extremes of lock range. A simple second order PLL with “passive” loop filter is illustrated in Figure 2. Phase comparator II is used. When the loop is locked, the average phase detector output voltage is 2.5 2.5(/2)D e v V θπ=+ volts. The incremental phase detector gain constant is then D K 2.5/2π=volts/radian. Consider the following specifications:Figure 2: “Passive” loop filterWhere we define the center frequency, fo, as the VCO output frequency when pin 9 is 2.5 volts. Using the topology illustrated in Figure 2, design and build a circuit that meets these specifications 。

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