7-4硬布线控制器

...
{ {
CPU内部 控制信号
时序控制信号
{
RD ...
系统总线 控制信号
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作业
7.8 7.9 7.10
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功能部件内部，如CPU内部采用同步方式 功能部件之间，如CPU与主存、外设采用异步方式
以同步控制为主，局部异步控制
异步的应答信号，需等到下一个同步信号到达时才生效
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7.4.2 多级时序系统
硬布线控制器的时序系统通常分为三级：
机器周期、节拍、时钟脉冲
机器周期M0 机器周期M1 机器周期M2 节拍T0 节拍T1 节拍T2 节拍T3 脉冲CP
定长机器周期
包含固定个数的节拍周期
EXE
T0 ARoe, PCce T1 END
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机器周期（CPU周期，M0、M1… ）
定长机器周期
包含固定个数的节拍周期 通常是以大部分操作需要的节拍数为准，在复杂操作时延 长一个周期。例7.3取操作数的周期延长：
DOF
T0 PCoe，ARce T1 ARoe’，RD，DRce’，PCinc
与或逻辑表达式，故也称作组合逻辑控制器。
ARce = IF•T0 + SOF•(Ms=01)•T0 + SOF•(Ms=10)•T0 + SOF•(Ms=11)•T0 + SOF•(Ms=11)•(Ms′=001)•T2 + SOF•(Ms=11)•(Ms′=010)•T2 + SOF•(Ms=11)•(Ms′=000)•T4 + SOF•(Ms=11)•(Ms′=001)•T4 + DOF•(Md=01)•T0 + DOF•(Md=10)•T0 + DOF•(Md=11)•T0 + DOF•(Md=11)•(Md′=001)•T2 + DOF•(Md=11)•(Md′=010)•T2 + DOF•(Md=11)•(Md′=000)•T4 + DOF•(Md=11)•(Md′=001)•T4 ADD = SOF•(Ms=10)•T3 + SOF•(Ms=11)•(Ms′=000)•T3 + DOF•(Md=10)•T3 + DOF•(Md=11)•(Md′=000)•T3 + EXE•ADD•T0 上述逻辑表达式是在极端简化的假设下得到的，也就是假设所设计的CPU只 包含图 7.8列出的四条算术运算指令，实际计算机的逻辑方程要复杂得多。
微操作信号
PSW
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脉冲（CP）
时钟使能信号控制CP作用在哪个寄存器上
ARce
&
D
SET
Q
D
SET
Q
CLR
Q
ARce
EN CLR Q
AR
D
SET
AR
Q
DRce′
&
D
SET
Q
CLR
Q
DRce′ CP (b)
EN CLR Q
CP (a)
DR
DR
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7.4.3 硬布线控制器的设计
(1) 拟定指令的微流程
T4 Soe， ARce T5 ARoe′,RD, DRce′ T6 DRoe TRce
Soe， ARce
进入取操作数 或执行阶段
图 7.15 取源操作数的微操作流程图
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7.4.3 硬布线控制器的设计
EXE ADD T0 TRoe, ADD, SVce, PSWce T0 TRoe, ADDC, SVce, PSWce ADDC T0 TRoe, SUB, SVce, PSWce SUB T0 TRoe, SUBB, SVce, PSWce SUBB
D
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机器周期（CPU周期，M0、M1… ）
两种策略: 不定长机器周期
包含节拍的个数不固定， 按需分配
不定长机器周期
前面例 7.1~例 7.5采用的都是这 种策略。例7.3: DOF
T0 T1 T2 T3 T4 T5 PCoe，ARce ARoe’，RD，DRce’，PCinc DRoe，ARce ARoe’，RD，DRce′ DRoe，Ace 1→EXE
GRSoe ADD, SV
Ms=110 变址寻址 T0 PCoe ARce T1 ARoe′, RD, DRce′, PCinc T2 DRoe, Ace
Ms=111 相对寻址 T0 PCoe ARce T1 ARoe′, RD, DRce′, PCinc T2 DRoe, Ace T3 PCoe ADD, SV T4
T2 NOP T3 1→DOF
DOF
T0 T1 T2 T3 DRoe，ARce ARoe’，RD，DRce′ DRoe，Ace 1→EXE
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脉冲（CP）
脉冲用来保存操作的结果，即寄存器的时钟信号
IF T0 T1 T2 T3 PCoe，ARce ARoe′，RD，DRce′，PCinc DRoe，IRce 1→SOF
T0 PCoe, ARce T1 ARoe′, RD, DRce′, PCinc T2 DRoe, IRce
1→DOF SOF Ms=000 Ms=010 Ms=001 Ms=011 寄存器寻址 寄存器间接寻址 寄存器自增寻址 立即寻址 T0 GRSoe, TRce T0 GRSoe, ARce T1 ARoe′,RD, DRce′ T2 DRoe TRce T3 ARoe′,RD, DRce′ T4 DRoe TRce T0 GRSoe, ARce, Ace T1 INC, SVce T2 Soe GRSce T0 PCoe ARce T1 ARoe′, RD, DRce′, PCinc T2 DRoe TRce Ms=100 直接寻址 T0 PCoe ARce T1 ARoe′, RD, DRce′, PCinc T2 DRoe, ARce T3 ARoe′,RD, DRce′ T4 DRoe TRce Ms=101 间接寻址 T0 PCoe ARce T1 ARoe′, RD, DRce′, PCinc T2 DRoe, ARce T3 ARoe′,RD, DRce′ T4 DRoe, ARce T3
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7.4.1 同步控制和异步控制
异步控制方式
没有统一的时钟信号，各部件按自己所需要的速度工作， 通过应答信号进行联络。 优缺点：最大限度地利用了时间，没有浪费，但是时序系 统的设计较为复杂。
部件1
部件2 部件3
3
7.4.1 同步控制和异步控制
混合控制方式
大范围采取异步控制，小范围采取同步控制。
N
目标操作数 在内存中? T1
Y
T1 Soe, GRSce T2
Soe, DRce
ARoe′, DRoe′, WR
END
图 7.16 算术运算指令执行周期的微操作流程图
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7.4.3 硬布线控制器的设计
(3) 根据微操作流程，逐个写出微操作控制信号的逻辑 表达式。一般形式是：
微操作控制信号 = 机器周期· 节拍· 指令码· 状态条件 + ……
将每一条指令的执行过程按时间顺序以流程图的形式表示出 来。7.3节指令执行流程：图 7.6、图 7.7、图 7.8 。
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7.4.3 硬布线控制器的设计
(2) 将微流程表达成微操 作序列的形式，并将 微操作分配到各个机 器周期和节拍
这一步将指令流程中所 规定的具体操作落实到由 哪个部件完成，在什么时 IF 间完成。
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7.4.3 硬布线控制器的设计
(4) 对逻辑表达式进行逻辑化简，并采用适当的逻辑器 件实现。
OP Ms Ms’ Md Md’ 译码 译码
11 10
译码
译码
000 11 10
译码
000
& 1→IF IF & 1→SOF S O F D O F E X E & & & & & .... ARce
1→DOF
节拍（T0、T1…）
准同步控制方式下
以CPU内部操作的时间作为节拍时间 在访问存储器时，冻结同步时序 在冻结期间，每隔一个节拍时间，检测Ready信号 冻结的时间一定是节拍时间的整数倍
冻结 T0 T1 T2 T3 Ready
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机器周期（CPU周期，M0、M1…）
在一个指令周期中分为几个阶段
≥1
1→EXE
T3 T2 T1 T0 节拍发生器
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硬布线控制器
优点：速度快
控制信号的产生只需要经过一级与门和一级或门。
缺点：
设计过程十分繁琐 不便于扩展和实现系列机
IF 时序 信号 发生 器
EXE
IR 指令译码 ……
系统时钟
T0
与或逻辑阵列
. . .
P S W
... 1→IF....
... PCoe...
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节拍（T0、T1…）
完成一些最基本的操作所需的时间。例如，
一次ALU运算的时间 一次CPU内部数据传送 一次存储器访问
同步控制方式下，节拍长度要迁就最慢的操作
通常以主存储器的存取时间作为节拍的长度 对CPU内部操作来说，就会造成较大的时间浪费，没有充 分发挥CPU的性能
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7.4 硬布线控制器
7.4.1 同步控制和异步控制 7.4.2 多级时序系统 7.4.3 硬布线控制器的设计
7.4.1 同步控制和异步控制
同步控制方式
基本特征：有一个时钟信号使各项操作的步调一致 缺点：时钟周期的长度要迁就最慢的操作，造成快速部件 的空闲和等待 优点：时序关系简单，控制逻辑易于实现。
ARoe′
机器周期M0 脉冲CP在每个节拍都会出现，那么如 何控制 机器周期 M1CP作用在不同的寄存器上呢？