Cadencespb16.3学习笔记1_原理图

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Cadence spb16.3学习笔记3__封装

Cadence学习笔记3__封装IPC软件计算后导出下面是STM32F103RCT6（64脚QFP封装）数据手册的封装尺寸：STM32F103xC, STM32F103xD, STM32F103xE Package characteristicsFigure 71. LQFP64 – 10 x 10 mm 64 pin low-profile Figure 72. Recommended footprintTable 72. LQFP64 – 10 x 10 mm 64 pin low-profile quad flat package mechanical data然后打开IPC，在Calculate中打开SMD Calculator，选择QFP封装，双击或者点击ok，出现计算界面，如下图：此时在左侧窗口填上相应的数据，然后光标停在任意一个数据中回车，就可以计算出其余的尺寸了。

注意到这里的单位是毫米Millimeters，所以应该对应数据手册中的毫米而不是英尺。

Pitch(P)在图中是引脚中心的间距，对应于数据手册中的e，值为0.5。

A和B分别是两个方向上的引脚数量，都是16，下面给出了提示，如果是矩形芯片的话，A应该小于B。

Pin Count(for search)是引脚总数，填64。

L1和L2表示包括引脚的芯片宽度和长度，对应芯片手册的D和E，最小值是11.8，最大值是12.2。

T是引脚长度，对应于数据手册中的L，最小值为0.45，最大值为0.75。

W表示焊盘的宽度，对应于数据手册中的b，最小值为0.17，最大值为0.27。

A和B表示不包括引脚的芯片宽度和长度，对应芯片手册的D1和E1，最小值为9.8，最大值为10.2。

H表示芯片的高度，对应于芯片手册中的A，最大值为1.6，不用填最小值。

K表示芯片离PCB板的高度，对应于芯片手册中的A1，最小值为0.05，不用填最大值。

填完之后光标放在任意一个框中回车，就可以计算出其余的数据了。

Cadence_SPB16.3入门教程——元器件布局 .doc

Cadence_SPB16.3入门教程——元器件布局2012-03-07 13:50:28| 分类：cadence | 标签： |字号大中小订阅在摆放元件的时候可以与OrCAD Capture交互来完成。

在OrCAD Capture中打开原理图，选择菜单Options->Perferences，如图3.11所示。

图3.11 OrCAD Capture交互弹出Preferences对话框，如图3.12所示。

图3.12 Preferences 对话框点击Miscellaneous标签，将Enable Intertool Communication复选框选中。

点击确定关闭对话框。

之后在allegro中打开Placement 对话框的状态下，首先在原理图中点击需要放置的元件使之处于选中状态下，然后切换到allegro中，把鼠标移到作图区域内，就会发现该元件跟随着鼠标一起移动了，在想要放置的位置单击鼠标左键即可将该元件放置在PCB中，cadence的这个交互功能非常的好用，不仅在布局的时候可以这样，在布线仿真的时候都能使用该功能来提高效率。

PCB布局是一个很重要很细心的工作，直接影响到电路信号的质量。

布局也是一个反复调整的过程。

一般高速PCB布局可以考虑以下几点：·CPU或者关键的IC应尽量放在PCB的中间，以便有足够的空间从CPU引线出来。

·CPU与内存之间的走线一般都要做等长匹配，所以内存芯片的放置要考虑走线长度也要考虑间隔是否够绕线。

·CPU的时钟芯片应尽量靠近CPU，并且要远离其它敏感的信号。

·CPU的复位电路应尽量远离时钟信号以及其它的高速信号。

·去耦电容应尽量靠近CPU电源的引脚，并且放置在CPU芯片的反面。

·电源部分应放在板子的四周，并且要远离一些高速敏感的信号。

·接插件应放置在板子的边上，发热大的元器件应放在置在通风条件好的位置，如机箱风扇的方向。

蚊子Cadence16.6粗略笔记 (1)

1 原理图笔记 (1)2 PCB笔记 (6)1 :原理图画完处理：1:检查连接性（眼睛看）2 重新编号，tool--->anotate3 DRC检查, tool---->Design rules check4 tools--->create netlist--->allegro(破解的不完全，有时候需要自己创建一个allgero文件夹。

2：PCB完成后处理事项：1 看连接线是否都铺完，tools->quick reqorts->unconnected pinsshape dynamic stateshape no netshape islandsDRC2 tools-->database check3 display-->state(保证全为绿色)4丝印层显示准备(把需要生成丝印的东西提取到丝印层):(显示stack-up（选pin/via/drc）/geometry(选outline/assemble_top/bottom/pin_number)/manufacturing(选autosilk_top/bottom))先把所有电气层关掉，stach-up-->所有etch关掉略去：5 生成丝印层---->manufacture-->silkscreen-->layer（选both）/elements(选both)/classes and subclasses(把那些东西提取出来放到丝印层，改package geometry和reference designator为silk 其余为none-->执行silkscreen6:提取之后，调整丝印信息，例如器件编号位置。

7 添加文字说明：add-->text-->manufacturing-->autosilk_top-->点击要添加文字的位置，输入文字就可以了8 设置钻孔文件数据参数——>manufacture-->nc-->nc parameters-->点击closed就自动把参数文件放置到设置好的目录下。

Cadence SPB16.3 进阶教程

Allegro SPB 16.3版PCB画板速成教材:目录：1．创建平面元器件图2．绘制原理图并添加好其属性3．生成网表4．制作PCB焊盘5．制作PCB封装器件6．新建PCB板(画板框设板层)7．导入网表8．布局9．布线10．覆铜11．DRC检查12．出光绘说明：这是一个简单明了的画图过程，而不讲细节，否则正如其它500多页的教材那样，让你一下子没有个清晰的概念，而这部教材是为了让你有个全过程的基础概念并可真正画出PCB板来，以后细节（或高级）部分你再慢慢去深究就不会觉得迷茫了。

（软件界面的介绍就省了，各大教材都已说得很清楚）可能有些细节上写得不对,仅供学习参考.By:龍治铭E-mail:693303589@2011/01/09一、创建电路原理中的新元器件(目的：库里没有现成的元器件就得自己创建以便在画原理图时调用)打开Allegro Design Entry CIS ，先创建自己的一个元器件库（以后你可以拷到U盘备份或到其它电脑用）如下图：点Library后弹出右图如上右图所示，library1.olb就是刚才建的库名称，如果你再建一个那就是library2.olb了。

右击library1.0lb那行，出现如下左边图所示：接着点New Part出现给元器件命名的对话框,如上右边图所示，PCB Footpring栏我们一般不在这里填，空着吧，原因很简单，以后你可能要它用作0603或0805的封装都不一定，所以先不理。

Parts per Pkg一栏意思就是你这个元器件你要分为几部分来画，比如LM358如果两个放大器我们分为两个来画，那就填2。

点OK后正式进入创建元器件界面如下图所示：点Place pin按钮开始加管脚，最后虚线元器件外框要加外框变为实线。

特别注意的是，各管脚名不可同名，否则生成网表时会报错而无法生成网表。

创好的元器件如下图：如上图所示就算建完了，点保存就可以了。

提示:管脚编号以后在做PCB封装时是相对应的.特别是三极管的中B中C封装形式值得注意一下.二、绘制原理图：（目的：生成网表及以后布局布线用）如下左边图选Project,点之出现右边图，我们是为了画PCB板而画的电路路就选PCB Board Wizard.命名→选保存的路径→点OK。

Cadence allegro spb 16.3安装说明

1.安装文件路径\\10.1.3.80\安装文件\Cadence_SPB_16.32.首先将\\10.1.3.80\安装文件\Cadence_SPB_16.3\Aspirin\license_manager目录中的license163.lic文件件复制到本地电脑中，用写字板打开lic文件，将“rd-a-leixi”改成你的计算机名，注意要复制全名，包括公司的域名，如下图。

3.保存之后开始安装。

复制计算机名称替换lic文件的内容4.运行setup，按下图选择安装5.一路next，到出现以下对话框时，按图选择安装license管理器Cadence allegro spb 16.3安装说明2010年8月17日9:15打开浏览找到刚才修改后的lic文件这里显示你的计算机名称，说明lic正确其它都不用管，直接点next点击完成用写字板打开安装license管理器目录（如X:\Cadence\LicenseManager）下的license.dat正确的应该是你的计算机名指向cdslmd.exe注意：这里只能有一个这样的内容，如果有重复的一定要删掉多余的，否则无法激活。

6.然后打开任务管理器，找到lmgrd.exe，结束这个进程。

将\\10.1.3.80\安装文件\Cadence_SPB_16.3\Aspirin\license_manager中的cdslmd.exe复制到本地电脑中license管理器的安装目录中（如x:\Cadence\LicenseManager），替换掉里面的这个文件。

注意：这个动作很重要，如果不操作的话，容易导致程序找不到license。

7.然后启动license管理器Lmtools，不要管下面的状态如何，都启动一下这个服务。

启动服务提示服务启动成功8.回到软件安装界面，按提示操作选择安装软件出现以下对话框时，按下图操作找到安装license管理器下面的license.dat，点next按提示操作，出现下面的对话框时，按自己的需要勾选模块，如果一次只安装一个，下次要添加的时候需要再破解过。

Cadence软件学习：绘制原理图

Cadence软件学习：绘制原理图基本操作：1、 Place Part（P）：放置元件2、 Place wire（W）：连接相连的pin脚3、 Place Auto wire：自动连线4、 Place bus（B）：总线连接5、 Place junction（J）：交叉点连接，两条wire相交有两种连接关系：连或不连，加J为连6、Place bus entry（E）：可以理解为总线入口，有bus必有entry7、 Place net alias（N）：相当于wire，用于连接距离远的Pin 脚，仅限于同一page电气连接8、 Place power（F）：放置电源9、 Place ground（G）：放置地10、 Place off-page connector：类似alias，但alias仅用于同一页面，而off-page用于不同页面之间的电气连接11、Place no connect（X）：用于无电气连接的pin脚，不放会报错12、 Place text（T）：放置文本常用操作：1、按住Ctrl滚动鼠标滚轮放大缩小原理图（以鼠标指针为中心）；直接滚动鼠标滚轮上下移动；按住Shift滚动左右移动2、改变原理图尺寸大小：options->Schematic Page Properties->Page Size3、旋转器件：放置器件前直接按R可旋转，放置后选中按R旋转4、选中单个或者多个器件，按住Ctrl，鼠标左键在选择器件上按住拖动可复制所选器件5、连线时改变连线角度需先按shift键6、元件镜像：选定后V键（垂直）和H键（水平）7、鼠标右键选End mode结束当前操作8、连线时，终点如不是管脚脚，双击结束9、管脚之间不要直接相连，通过线连接以防出错（软件设置不允许连接的方法：Options/Preferences->Miscellaneous->Wire Drag 打钩去掉）10、总线命名规则：后期处理：1、浏览原理图：选中 .dsn , edit->browse可以浏览parts、nets等，主要检查是否有漏掉的信息，双击可以打开原理图并高亮显示所选内容2、元件替换和更新：右键需要修改的元件，选择Replace cache 或Update CacheReplace cache：用于替换Update Cache：用于更新1、 Cleanup Cache：右键Design Cache选择Cleanup Cache 用于检测Design Cache与原理图是否一致，并删除多余的内容2、移动：默认连线与移动元件一同移动，按住Alt 移动仅元件移动3、自动编号：右键.dsn 选Annotate 。

学习笔记-candence16.6-原理图部分

学习笔记目录一、原理图设计部分1.针对原理图界面的操作2.对原理图进行编辑3.对制作原件的编辑4.生成网表5.生成清单和打印设置针对原理图界面的操作Design entry CIS:进行板级设计时用来画原理图的。

PCB Editor:cadence进行布局布线的软件。

Cadence product choices-----OrCAD capture CIS进行原理图页面个性化设置（整体设置）Options-->design template..（即原理图页面模板）. 进行原理图页面个性化设置（单页设置）Options-->schematic page propertise..5. .drn文件是建立的工程的数据库文件，包括电路原理图（schematic）、元件库（design cache）、输出文件（outputs）。

6.工具栏的显示、隐藏和自定义View-->toolbar7.更改原理图背景颜色Option-->Preferences..8.原理图的放大、缩小快捷键i、o。

View-->zoom-->in/out按住ctrl，滚动鼠标。

对原理图进行编辑旋转元器件：快捷键R画线：places -->wire快捷键W任意角度画线：画线时按住shift网络节点：junction删除网络节点：按住“s”键，鼠标左键单击节点，此时出现一个方框，这时按“delete”键，即可删除。

浏览命令browse整体浏览：选中.drn文件Edit-->browse-->parts/nets......点击原件标号可以直接定位到该原件。

对制作原件的编辑1.批量放置管脚：place--pin array2.批量修改管教：选中需要修改的管脚---右键---editproperties..3.查看元件的属性：options-->part propertise..Options-->edit part propertise..(可以改写footprint)相同的不同的4.查看一个package里的几个部分：View--packageView--package propertisesCtrl+B:package的上一级Ctrl+N:package的下一级5.画线时任意起点和终点画线：options--->prefences..-->grid display---取消pointer snap to grid6.按组编号：Tool-->annotate..四、生成网表Netlist---PCB Editor生成清单和打印设置TOOLS---Bill OF materials针对allegro原理图界面的操作allegro的5种应用模式（application mode)general edit 普通模式Placement edit 排零件模式。

Cadence学习笔记1__原理图

下面介绍Heterogeneous的操作。
新建元件时选择Heterogeneous，A部分和上面的一样画法，但是按键盘上的ctrl+N切换到B部分时，B部分是空白的，需要再画一次。
不管是Homogeneous还是Heterogeneous，点击工具栏ViewPakage，可以将A和B同时显示出来，如下图：
保存后，一个元件就画好了，画原理图时直接调用即可。
如果是由两部分组成的分裂元件，要在新建元件时在Parts per Pkg写2，这里分为Homogeneous和Heterogeneous两种。Homogeneous是只要画出A部分，B部分会默认的和A部分完全一样，Heterogeneous是画好A部分后，B部分仍然是空白的，需要再画。如果一个芯片包含了2个功能完全相同的部分，像下图中NE5532中的两个运放，就需要用到Homogeneous了，这里先选Homogeneous，点击ok。
元器件
FileNewLibrary新建一个库，如下图，显示了路径和默认库名library1.olb，右击选择Save As可以改变路径和库名，右击新建一个元件，可以选择New Part或者是NewPart From Speadsheet，是两种不同的方式，先介绍New Part的操作。
右击选择New Part后，弹出下面的对话框，在Name中填入元件名，还可以指定PCBFootprint，下面Parts per Pkg表示这个元件有几部分，1表示普通的元件，如果元件是两部分组成的分裂元件就写2，这里先操作1，点击ok。
点击左侧工具栏make图标，所有的横线和竖线都变成粉红色的，这就生成了一个表格，鼠标右击选择Tag Pin Name，在引脚名这一列点一下，会在这一列最上面出现“Name”，同样的，右击选择TagPin Number，在引脚编号这一列点一下，会在这一列最上面出现“Num”，如果放错了，比如说该放Name的地方放成了Num，可以在放Num之后再点一次，Num就消失了，产生的结果如上图右。

cadence 原理图学习笔记

Design Entry CIS ：板基设计的原理图设计Design Entry HDL Rules Checker 芯片设计工具Design Entry HDL 芯片设计工具PCB Editor：PCB布局布线的软件PCB Router：自动布线的工具PCB SI：线路板的完整性分析SigXplorer：线路板的完整性分析平时画原理图工具：OrCAD Capture CIS原理图模板设置：创建原理图元件库新建的原理库存储到指定的位置新建元件库元件新建元件的属性，包括名称，索引号，封装，多元件共体，等信息元件库原理图编辑界面单个引脚放置：弹出引脚属性设置阵列引脚放置：单个引脚双击修改属性多个引脚选中后在spreadsheet一起修改。

放置填充多边形按住shift可以画任意角多边形双击调出多边形属性选择实体就好了放置元件方体画方框结束鼠标重复放置命令，右击End Mode 或者Esc元件属性，设置引脚管脚显示等。

元件封装属性修改，原理图与pcb封装的映射就在这里修改。

多元件共体浏览分裂元件浏览。

不规则元件第3讲：分裂元件制作创建Homogereous双运放元件，每个单元件都一摸一样，引脚编号不同，电源脚编号可以重复。

新建元件画好第一个单元件快捷键Ctrl+n 自动生成另一部分单元件。

需要全部重新定义引脚编号。

引脚名称隐藏快捷键Ctrl+b 可以返回查看A部分元件图形。

创建Heterogeneous元件，每部分图形可以不一致。

快捷键Ctrl+n 会完全留空，全部要重新画。

分裂元件整体浏览第4讲分裂元件的自动编号的问题解决。

分裂元件的组定义，在元件库中操作，使同组元件具备同一属性。

第一步：创建元件第二步：给元件创建一个可以区分“分组”的属性完成了单个元件的新属性的创建依次创建同组的其它元件的新属性。

要求同名同参数第三步：在原理图中双击元件使同组的元件都新属性参数相同即可。

配对时不能冲突，比如双运放就只能有两个运放，同一参数有三个运放相同的话就出错了。

Cadence学习笔记

Cadence学习笔记1__焊盘一、焊盘前期准备在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。

元件封装大体上分两种，表贴和直插。

针对不同的封装，需要制作不同的Padstack。

名词解释不同层的名词解释：Begin Layer：最上面的铜Default Internal：中间层End Layer：最下面的铜Solder Mask：阻焊层、绿油层。

是反显，有就是没有。

等于是开了个小孔不涂绿油，是为了把焊盘或是过孔露出来，不涂绿油就是亮晶晶的铜，也就是在板子上看到的焊盘，或者是一个个的孔，其它的部分都上阻焊剂，也就是绿油，其实不光是绿色的，还有红色的、黑色的、蓝色的等等。

Paste Mask：助焊层、钢网层、锡膏防护层、锡膏层，也叫胶贴、钢网、钢板。

是正显，有就是有。

等于是钢网开了个窗，过波峰焊时机器就在此窗口内喷上焊锡了。

这一层是针对表面贴装（SMD）元件的，其实不光是表贴，通孔也要用到，因为通孔的表面上也有个焊盘，该层用来制作钢板﹐而钢板上的孔就对应着电路板上的SMD器件的焊点。

在表面贴装（SMD）器件焊接时﹐先将钢板盖在电路板上（与实际焊盘对应）﹐然后将锡膏涂上﹐用刮片将多余的锡膏刮去﹐移除钢板﹐这样SMD器件的焊盘就加上了锡膏，之后将SMD器件贴附到锡膏上面去（手工或贴片机）﹐最后通过回流焊机完成SMD器件的焊接。

通常钢板上孔径的大小会比电路板上实际的焊盘小一些。

Film Mask：预留层，用于添加用户自定义信息，根据需要使用。

不同焊盘的名词解释：Regular Pad：实际焊盘、规则焊盘，正片中使用，也是通孔焊盘的基本焊盘。

可以是：Null、Circle 圆型、Square 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形状（可以是任意形状）。

Thermal Relief：热焊盘、热风焊盘、花焊盘、防散热焊盘。

Cadence16.3约束规则详解

Cadence16.3约束规则详解Allegro 16.3约束规则设置约束管理器是⼀个交叉的平台，以⼯作簿和⼯作表的形式在 Cadence PCB设计流程中⽤于管理所有⼯具的⾼速电⼦约束。

可以使⽤约束管理器和SigXplorer Expert 开发电路的拓扑并得出电⼦约束，可以包含定制约束、定制测量和定制激励。

所谓约束就是⽤户定义的限制条件，当在板上⾛线和放置元件时会遵守这些约束。

电⼦约束（ECSets）就是限制PCB 上与电⾏为有关的对象，⽐如可以设置某个⽹络最⼤传输延迟为2ns。

以下图为⼀约束设置窗⼝。

⼀、说明先解释⼀下约束的类型以及约束中⽤到的简写名词，如下图所⽰：1、NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。

如下图所⽰。

2、NCC（Net Class-Class）⼀般⽤在约束组与组之间的间距的时候使⽤，如下图。

3、DPr（Differential Pairs）差分对⼀组差分对⼀般由两条Xnet或者net以差分⾛线的⽅式组成，如下图。

差分对的形成有两种⽅式：⼀是由模型指定的差分对，再者就是由⽤户⾃⼰定义的差分对。

模型定义的差分对：可以在器件信号模型中指定差分对，可以使⽤PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。

⽤户定义的差分对：可以在约束管理器中 Net ⼀级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。

以下是设置差分对规则时，需要赋予约束的项。

针对以上约束中⽤到的⼀些约束点进⾏解释说明：差分对的worksheets包含5个主要的约束⽬录：(1)Pin Delay此值指⼀对⽹络之间管脚封装上的延迟，单位是时间ns 或者长度mil。

(2) 不耦合长度(Uncoupled Length)不耦合长度约束是⽤来限制差分对的⼀对⽹络之间的不匹配长度。

Cadence_Allegro_SPB_16.3完美破解

Orcad 16.3安装说明Edit By Damlaoqi需要准备的Orcad软件版本如下：如果系统没有安装虚拟光驱，首先安装虚拟光驱Daemon Tools。

立即重新启动。

重启后等待下面图标消失桌面右下角出现Daemon的图标鼠标点击该图标：选择“设备0：[I] 无媒体”，在弹出的对话框中找到Orcad安装文件，点击打开按钮。

出现下面的安装界面，先安装License Manager一路Next，直到出现下面界面，选择安装到D盘。

再一路Next，知道出现安装进程界面：出现下面界面的时候，不用理他，直接Cancel下面把两个重要的文件拷贝到D:\Cadence\Licence manager目录下：导航到D:\Cadence\LicenseManager文件夹下，右击粘贴上面的两个文件用记事本打开orcad_163.Lic文件，右击“我的电脑”，查找你的计算机名称：把orcad_163.Lic文件按照下面的位置修改：修改后保存。

下面安装Orcad软件：一路Next后出现下面界面，不管他，直接Next！在下面界面中修改安装位置为D盘：一路Next后，出现下面界面，自习选择。

弹出下面对话框，点确定，没得选择！一路Next，下面界面中照样修改为D盘：Next后，出现安装界面，耐心等……N分钟后，终于开始安装了，等……继续等……终于等到下面的界面出现，按照下图说明仔细填写一下：一路Next下去，直到结束。

下面开始破解过程：注意，复制到Orcad安装的根目录下：双击orcad_163.exe，运行破解，耐心等上一会儿，喝杯茶：上面图标自动关闭后，进行license文件指定：找到文件后nextNext后点击Finish破解完毕！下面试验一下：如果出现下面界面，说明破解成功！点击OK后打开Orcad界面建立个新项目测试一下：R1R3FREQ = 1kVAMPL = 1VOFF = 00V成功！。

学习笔记-candence16.6-原理图部分

学习笔记-c a n d e n c e16.6-原理图部分(总10页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--学习笔记目录一、原理图设计部分1.针对原理图界面的操作2.对原理图进行编辑3.对制作原件的编辑4.生成网表5.生成清单和打印设置一、针对原理图界面的操作1.Design entry CIS:进行板级设计时用来画原理图的。

2.PCB Editor:cadence进行布局布线的软件。

3.Cadence product choices-----OrCAD capture CIS4.进行原理图页面个性化设置（整体设置）Options-->design template..（即原理图页面模板）. 进行原理图页面个性化设置（单页设置）Options-->schematic page propertise..5. .drn文件是建立的工程的数据库文件，包括电路原理图（schematic）、元件库（design cache）、输出文件（outputs）。

6.工具栏的显示、隐藏和自定义View-->toolbar7.更改原理图背景颜色Option-->Preferences..8.原理图的放大、缩小①快捷键i、o。

②View-->zoom-->in/out③按住ctrl，滚动鼠标。

二、对原理图进行编辑1.旋转元器件：快捷键R2.画线： places -->wire快捷键 W3.任意角度画线：画线时按住shift4.网络节点：junction5.删除网络节点：按住“s”键，鼠标左键单击节点，此时出现一个方框，这时按“delete”键，即可删除。

6.浏览命令 browse整体浏览：选中.drn文件 Edit-->browse-->parts/nets......点击原件标号可以直接定位到该原件。

三、对制作原件的编辑1.批量放置管脚：place--pin array2.批量修改管教：选中需要修改的管脚---右键---editproperties..3.查看元件的属性：options-->part propertise.. Options-->edit part propertise..(可以改写footprint)相同的不同的4.查看一个package里的几个部分：View--packageView--packagepropertisesCtrl+B:package的上一级Ctrl+N:package的下一级5.画线时任意起点和终点画线：options--->prefences..-->grid display---取消pointer snap to grid6.按组编号：Tool-->annotate..四、生成网表Netlist---PCB Editor生成清单和打印设置TOOLS---Bill OF materials1.针对allegro原理图界面的操作1）allegro的5种应用模式（application mode)1.general edit 普通模式2.Placement edit 排零件模式。

Cadence16.5学习笔记之（一）—器件库、原理图

Cadence16.5学习笔记之（一）—器件库、原理图Cadence16.5学习笔记之（一）—器件库、原理图一、简单快捷键R—旋转器件方向(选中时)V—元件的镜像（水平）H—元件的镜像（竖直）F—放置电源G—放置地W—放置连线J—放置节点N—放置网络标号T—放置文本备注（Ctrl + Enter:换行）B—放置总线X—放置电器不连接F4—自动放置线，一直按一直放。

元件的复制：Ctrl + C或按住Ctrl，拖动元件即可。

放置全局网络标号(级联多个原理图)：Place—Off-Page Connector放置线、总线时，任意角度走线—按住Shift键，再走线。

二、查找元件、网络连接等对整个工程、或单个的页面进行如下类似操作。

Edit->Browse->Parts：原理图画好了，选中工程，检查、查找定位器件Edit->Browse->Nets：网络连接，对于检查电源连接有帮助Edit->Browse->Off-Page Connector：显示工程中所有，原理图页面之间的网络连接（即归纳显示出所有全局网络标号）Edit->Browse->DRC Markers:DRC检查，显示出DRC电器检查的错误。

（删掉这些错误：Tools->Designe Rules Cheak->Yes->Action->Delete existing DRC marker->Yes）Ctrl + F：搜索定位元件、网络，如在PCB布局、布线时（勾选）。

以下类型选项：Parts:查找元件Nets:查看网络连接Power/GND:查看电源、地的网络连接Flat Nets:查看电源、地的网络连接(功能更强大)三、元件的更新或替换选择工程对话框中的File ->Design Cache->右键->Replace Cach->....->是否保留元件的遗留属性，可以将封装更新过来同样的操作，如果器件库中器件属性有改动，则更新元件（但不能将封装更新过来）：File ->Design Cache->右键->Updata Cach四、选中元件1、单个选中、Ctrl + 选中元件、区域选中（整体移动），移动时电气连接是存在的，如果按住Alt再移动，则电气连接断开。

cadence16.3、PADS实验讲义

三．实验项目及其内容学时数分配注：实验类型：重复性、验证性、综合性、设计性及其它实验一振荡器电路实验目的1、熟悉cadence16.6软件环境2、学习简单原理图的绘制3、初步了解PCB板设计流程实验主要内容及步骤1. 运行环境、安装与卸载2.PCB设计流程（画出原理图流程图）3.cadence16.6原理图设计步骤：（1）新建项目（Project）单击File New Project,弹出New Project对话框，在该对话框中设置项目的名称、保存路径。

（2）设置图纸的主要参数：图纸的大小、颜色的设置、栅格设置等。

（3）放置元器件1）加载元器件库：单击快捷键P，弹出Place Part工作面板，选择所需要的元器件库。

2）放置元器件：3）编辑原理图：元器件的复制、粘贴、删除；旋转4）放置电源和接地符号5）连接导线实验二接触式防盗报警电路实验目的：1、进一步熟悉cadence16.6软件环境2、熟悉cadence16.6各种菜单和工具的使用3、理解画PCB板前的准备工作实验主要内容及步骤1.新建接触式防盗报警电路项目和接触式防盗报警电路原理图2.原理图绘制的后续处理（1）对绘制后的原理图重新编号（2）DRC检查（3）在原理图中为每个元器件定义PADS Layout封装（4）生成网络表实验三Cadence原理图与PADS layout印制电路板的接口实验目的掌握在PADS layout中导入网络表的方法实验主要内容及步骤1、在cadence allegro design CIS系统中给每个元器件赋予PCB封装（这里的PCB封装指的是PADS layout中的封装）。

在allegro design Entry CIS系统中打开接触式防盗报警电路.DSN原理图设计文件，选中元器件后，单击右键，执行Edit properties…命令，打开该元器件的属性编辑窗口，如图3-1所示，在PCB Footprint栏定义PCB封装。

Cadence_Allegro_SPB_16.3环境变量设置(重要)

1.关闭杀毒软件。

2.运动Cadence_SPB_16.3\setup.exe然后点击“License Manager”，安装过程中询问license file时，选择取消。

结束安装。

3.复制Cadence_SPB_16.3\Aspirin\license_manager\cdslmd.exe到"C:\Cadence\LicenseManager\"（安装目录）,替代原文件。

4.建立环境变量CDS_LIC_FILE=this_host @ 5280，，其中this_host为主机名环境变量添加修改方法：我的电脑\ 属性\ 高级\ 环境变量\ 新建; 编辑之。

计算机主机名获取方式：（方法1）按下Windows徽标键+PauseBreak键后，点击"计算机名"选项卡，完整的计算机名称处的内容即为你的计算机主机名，复制其即可或者（方法2) 按下Windows徽标键+R键后打开运行对话框，输入"cmd"进入命令提示符窗口后直接输入"ipconfig /all"后，你会看到你的hostname5.复制license163.lic到安装目录（例如C:\Cadence\LicenseManager\ ）6.打开license163.lic，编辑第1行，将this_host修改为主机名（见4中方法）7.运行LicenseServerConfiguration.exe8.选取license163.lic9.端口填写528010.编辑window主计算机名，检查hostname是否正确。

其它可不填。

11.重启12.安装Cadence SPB/orCAD 选取默认值（记得选上对勾），时间会较长。

13.拷贝Aspirinpatch\ RunMe!.bat，Pattern,Skff三个文件到安装目录(例如：C:\Cadence\)14.运行RunMe!.bat（运行\CMD中,见4中方法）,等待一会儿，结束后会显示多个文件中有部分改变。

Cadence spb16.3学习笔记1_原理图

cadence学习笔记1__原理图打开Design Entry CIS或OrCAD Capture CIS组件，选择OrCAD Capture CIS（不要选择OrCAD Capture，因为少了一些东西），如果勾选了左下角的“Use as default”复选框，下次就不用选择了，如果要使用其他的部分，就在打开后点击File→Change Product，会弹出一个“Cadence Product Choices”窗口：元器件库File→New→Library新建一个库，如下图，显示了路径和默认库名library1.olb，右击选择Save As可以改变路径和库名，右击新建一个元件，可以选择New Part或者是New Part From Speadsheet，是两种不同的方式，先介绍New Part的操作。

右击选择New Part后，弹出下面的对话框，在Name中填入元件名，还可以指定PCB Footprint，下面Parts per Pkg表示这个元件有几部分，1表示普通的元件，如果元件是两部分组成的分裂元件就写2，这里先操作1，点击ok。

如果想改变其中一个引脚的引脚名、引脚编号、引脚类型，选中该引脚，右击选择Edit Properties，或者双击该引脚，如下图：画直线的时候，这里默认是按照栅格点为最小单位的，可以改变这种限制，画出任意长度任意角度的线，在工具栏Options Grid Display中，不要勾选Pointer snap to grid就可以了，记得画完想要的任意直线后，再将这里勾选，这是一个好习惯，可以让画出的线更规则整齐。

Cadence16.3安装破解图解与暴力卸载

今天安装cadence16.3，安装了两遍都失败了，百思不得其解，结果总是出现在license上，如下图所示：后面当然就只能启动demo版了，于是网上找，终于解决问题！首先，开始的安装按照以下方法：一定要先关闭杀毒软件和电脑管家什么的软件，如果可能的话最好是重新安装一遍操作系统。

以下是我安装和破解orcad 16.3的详细步骤。

很多朋友有程序，也有破解，但是不知道怎么操作，我就是来帮助这些朋友的。

1、我使用的ORCAD16.3是这个版本，SHooTERS的破解向来很著名！2、先将Cadence_V16.3整个安装和破解的源程序复制到本地硬盘!3、双击上图中的setup.exe，启动安装程序，弹出下图界面，首先安装License Manager：4、安装License Manager时，一直点击NEXT，会碰到如下界面，选择Cancel：5、随后会弹出如下界面，选择Yes：6、点击Finish，完成License Manager的安装：7、将\SHooTERS\license_manager文件夹下两个文件复制到LicenseManager安装目录中：8、碰到替换时，选择全部替换：9、用文档编辑器（选择用记事本就可以了）打开刚刚复制到LicenseManager目录中的orcad_163.lic，将第一行的“this_host”修改成自己的计算机名称：计算机名称查看请右击我的电脑—属性—计算机名—更改，然后将计算机名复制即可（粘贴到orcad_163.lic文件里的时候注意计算机名前后各要留有一个空格，电脑名称不能为中文及注意英文大小写），粘贴好之后点保存即可。

11、将orcad_163.lic重命名为license.lic，如下图所示：12、回到ORCAD的安装界面，点击Product Installation，开始安装ORCAD的各种产品：13、碰到这个界面，什么都不用输入，直接点击Next：14、破解文件包含了所有产品许可，所以可以全部选择产品，也可以依据自己需要部分选择产品：15、我不需要这个特性，我选择None，然后点击Next：16、产品安装过程中，会跳出如下界面，在License Path输入5280@LEEB，：一般情况下在License Path文本框里会自动出现5280@LEEB，如果没有出现请手工填写进去，记得请将LEEB替换成你自己的电脑的名称。

Cadence16.3原理图输出篇

Cadence allegro 16.3原理图设计教程（输出篇）厦门大学电子实训基地严新金2011年4月26日一：添加footprint 属性1.1 单个元件添加 Footprint 属性第一种方法：直接修改1双击元件，弹出property editor 对话框2在左上角空白处右键->pivot，改变视图3修改PCB Footprint 属性第二种方法：在元件库中添加footprint 属性，更新到原理图1 打开元件库2 打开元件编辑页面3 菜单option->package property4弹出编辑属性对话框5 修改 PCB Footprint 属性，保存。

回到原理图，打开 cache 选中要编辑Footprint 的元件，右键replace cache6：弹出 replace cache 对话框，Action 中选择replace schematic part properties 复选框以及preserve Refdef 复选框。

如图1.2 批量添加Footprint 属性1 工程管理窗口中，选择某一页2 右键->Edit object properties3 打开属性编辑窗口4 用 Pivot 命令改变视图显示方式页面放大：CTRL+鼠标滚轮上推。

页面缩小：CTRL+鼠标滚轮下拉。

左键框选 Footprint 空白处5 右键单击任意一个待编辑的方框，选择 Edit6 修改属性值，OK。

单击 Property Editor 中的Apply 按钮，信息被添加到原理图中。

二自动生成位号1 对原理图通篇检查，确认电气连接正确，逻辑功能正确，电源连接正确。

2 重新进行索引编号，选.dsn 文件，tool->annotate3 弹出 annotate 对话框，各种选项如图所示，各项意义很明确。

4 确定，取消所有索引编号。

重新编号，这步 annotate 对话框中Action 中选择incremental reference update。

CADENCE163学习心得

CADENCE16.3 学习心得1原理图1.1图纸模版的设定1.1.1标题栏的新建1.新建一个LIBRARY,从已有设计SCH的design cache把tittle block拷贝到新建的库中，打开编辑2.需要插入公式LOGO时可以在库的编辑环境下Place Picture,在指定位置插入LOGO，将做好的库保存在指定无中文字符的路径下。

要使用这个标题栏模版时，在如下图所示的Library Name栏指定库路径和库名，在Title Block 栏中选择新建的标题名称1.1.2图纸大小的设定在Page Size栏中设定图纸的默认大小，一般默认设置A3纸张大小。

以上设置好后便可以新建工程文件，需要注意的是图纸模版的设定对当前的项目是无效的，只对新建的项目有效1.2原理图页面建立对于有一定规模的设计一般采用多页设计的原则，按照功能模块进行分页设计，在原理图根目录下放置，系统框图（System:System Block Diagram），原理图修改记录页（Memo:Hardware Modify Record）,多页层次连接关系（System:System Symbol）、电源（POWER），其余原理图按照功能模块建立对应的文件夹，如时钟电路放在CLOCK文件夹下，多层原理图设计文件夹和文件需增加编号确定页面显示顺序，如下图所示：1.3元件添加和放置点选PLACE PART后，首先在Libraries栏中选择对应元件的库，然后在Part List栏中选择对应的元件，添加到原理图页面中。

1.4连线和端口的添加点选PLACE WIRE添加普通走线，点选PLACE BUS增加总线走线，总线标注应注意单线标注为BD0到BD7，总线标注为BD[15:0]时，总线网络标号不能标注为BD[7:0]，否则会由于总线宽度不匹配出现DRC错误。

对于没有连接的引脚应该Place No Connect 。

1.5层次化电路图创建如果电路按照功能模块设计，选择Place Hierachical Block弹出如下对话框：Reference栏中填入对应电路分级模块在页面中的名称，Implementation Type中选择Schematic View 与电路图连接，在Implementation name中指定该电路层次模块所对应的内层电路图名。