Cadence PCB设计及信号电源完整性解决方案

Cadence

PCB设计及信号电源完整性解决方案

（2012/9/27）

序言

随着芯片封装板级系统的设计越来越复杂，信号速率越来越高，电源功耗越来越大，产品设计高密化趋势越来越明显，设计要求的越来越严格，我们需要更加专业的PCB设计及仿真工具；进一步完善信号完整性和电源完整性分析流程，通过相关工具与方法学的引入，进一步提高设计与创新能力。

随着业界领先的信号完整性和电源完整性仿真软件供应商Sigrity成为Cadence的一员，全新的Cadence芯片封装板级协同设计及仿真解决方案让你能够迅速优化芯片封装板级协同设计及仿真解决方案让你能够迅速优化芯片和封装之间的网络连接，以及封装与PCB之间的网络连接。通过网表管理、自动化优化路径以及信号和电源完整性分析，你可以对产品的成本与性能进行优化。将这种单一供应商的解决方案应用于芯片、封装与PCB，系统架构师可以尽早做出设计决策，然后将这些决策分配给单独的设计团队进行最终实施。

Cadence PCB设计及仿真解决方案的优点如下。

提供一个经实践证明的、可扩展的、低成本高成效的PCB设计解决方案，并可根据需要自由选择基础设计工具包加可选功能的组合形式。通过约束驱动式PCB设计流程避免不必要的重复。支持以下各种规则：物理、间距、制造、装配和测试的设计（DFX）、高密度互连（HDI）、及电气约束（高速）。具有通用和统一的约束管理系统，用于创建、管理和验证从前端到后端的约束。兼容第三方应用程序的开放式环境，提高效率的同时，提供访问用其他开发工具开发的程序的入口。

第一章原理图设计

Cadence提供了完整的、可调整的技术，应用于印制电路板（PCB）的设计创建、管理和重用。将原理图设计输入功能与广泛的仿真和电路板布局技术相结合，Cadence能够帮助工程师一开始就抓住设计意图。不管是用于设计新的模拟电路，还是为现有的PCB修改原理图图表，还是设计一个带有HDL模块的数字块图表，Cadence原理图输入技术让工程师可以输入、修改和检验PCB设计。它还加入了强大的元件信息系统（CIS），促进首选元件和已知有用数据的重用。

这种易于使用的技术让工程师能够将他们的创造力用于设计捕捉，而不是工具操作。分层式原理图页面编辑器具有Windows的用户界面，并拥有专门面向设计输入任务和发布设计数据的功能特性。集中化的项目管理实现了原理图数据的完美交换、电路仿真、电路板布局和信号完整性分析。可配置的设计规则检查（DRC）机制有助于消除代价高昂的工程变更单（ECO）。可以从原理图数据库中包含的数据里创建出一份基本的物料清单（BOM）。

以下产品内含Cadence原理图输入技术：

Cadence Allegro Design Entry CIS。

Cadence OrCAD Capture CIS。

优点：

提供高速直观的原理图编辑方式。

通过设计重用加快原理图编辑效率。

让现场可编程门阵列（FPGA）和可编程逻辑设备（PLD）的合成自动进行。

通过单个电子数据表编辑器实现快速改动。

导入和导出所有常用的设计文件格式。

与强大的元件信息系统（CIS）结合，促进首选、现有元件的重用。

2．功能特色

1）原理图编辑

功能完整的原理图编辑器（见图3-1）让工程师可以在全面的工作界面中放置和连接各元件。它将各元件进行独特的封包，保证设计完整性，并为Cadence支持的任意格式创建设计网表。工程师可以在单次会话中浏览和编辑多个原理图设计，并且在原理图之间复制和粘贴设计数据，实现数据重用。该原理图编辑器还支持为PCB编辑流程加入设计编辑的关键约束。

2）项目管理器

项目管理器（见图3-1）让工程师可以在整个设计流程中收集和整理项目所需的所有资源。展开的树状结构使其易于整理和查找设计文件，包括由PSpice和Allegro AMS仿真器、OrCAD Capture CIS、Allegro Design Entry CIS和其他插件生成的文件。该项目管理器使得设计文件易于查找。它还有一个向导为工程师提供特定设计流程的指引，它还有一个层级浏览器，显示设计模块之间的层级关系。

3）层次化设计和重用

不需要进行多重复制的子电路重用可提高原理图编辑效率。使用层次化模块，工程师只需要多次参考相同的子电路。层级端口的自动创建，消除了可能出现的设计连接错误。端口和引脚可以根据层次化块和底层原理图动态更新。附加的导航功能可使用快捷键识别块边界和可访问性。

图3-1 Cadence Capture CIS的窗口界面

4）库与局部编辑

库编辑器可从用户界面直接访问。工程师可以在库里面创建和编辑各个部分，或者直接在原理图页面进行而不会干扰工作流程。直观的图形化控制，加快了原理图局部的创建与编辑。新的部分可以通过已有的部分进行修改而迅速创建。新的部分还可以从电子数据表中创建。库元件生成器将FPGA和PLD自动集成到系统原理图中。还可以为高引脚数的IC如FPGA等自动生成元件库。大的元件还可以被分拆为多个部分。

5）简易数据输入

工程师可以调用所有元件、线网、引脚和工程图明细表属性或者任何子集，并通过电子表属性编辑器迅速进行更改（见图3-1）。只需选择电路元件、群组地区或者整个页面，然后编辑元件、线网或引脚属性。

6）元件信息系统

Allegro Design Entry CIS和OrCAD Capture CIS将元件信息系统（CIS）的功能特性与Cadence原理图输入技术相结合。该产品通过元件的有效管理，从而减少生产延迟和成本超支，减少了搜索现有元件进行重用、手动输入元件信息内容和维护元件数据上的时间。用户可以根据元件的电气属性搜索元件，而CIS会自动取回相关元件（见图3-2）。

图3-2 元件信息系统

CIS非常适合单个设计团队或者需要跨越多个地点合作的多个团队。它让工程师能够在设计流程的初期就可以调用正确的元件资料，并且可以将完整的规格传递到PCB工程师和其他设计组员的手中，减少下行错误的可能性。它还提供了成本信息以供调用，让工程师能够使用最优选的、低成本的及尚有库存的元件。内嵌的元件选择器可以调用存储在MRP或ERP系统以及工程数据库中的信息，并且它还可以让外部源数据与原理图设计数据库进行同步，从而自动生成BOM。

7）在线元件库

Active Parts全面集成了在线元件库，让工程师可以从200多万种元件中搜索和选择。这种对元件调用方式的巨大改进，给设计开创了极大灵活性的全新境界。

8）拓展的CIS文件

CIS还提供了强大的报告生成功能。CIS不会将工程师局限于原理图的内容，它还可以引用存在于元件数据库中的各种丰富信息，让报告生成功能进化到新的层次。工程师可以使用最新、最全面及最完整的信息生成BOM，并通过Crystal报告引擎创建报告。

9）结构/数据库集成

接收插件进行可编程的逻辑设计和模拟仿真。

允许在相同的环境中进行设计创建和仿真。

可与兼容微软ODBC的数据库配合。

工程师可以直接调用MRP、ERP和PDM系统中的数据。