实验一简化的RISC_CPU设计

LDA=3’b101，载入指令（ data ）
STO=3’b110，数据写入指令（保持累加器值 ）
JMP=3’b111，跳转指令（保持累加器值 ）
模块4
算数运算器
模块五 数据控制器
数据控制器作用是控制累加器的数据输出，由于数据总 线是各种操作时传送数据的公共通道，不同情况下传送不 同的内容，有时要传输指令，有时要传送RAM区或接口 的数据； 累加器的数据只有在需要往RAM区或端口写时才允许 输出，否则应呈现高阻态，以允许其他部件使用数据总线； 所以任何部件往总线上输出数据时，都需要一控制信号。 而此控制信号的启、停则由CPU状态控制器输出的各信 号控制决定； 数据控制器何时输出累加器的数据则由状态控制器输出 的控制信号datactl_ena决定。
5、状态控制器
指令周期是由8个时钟组成，每个时钟都要完成固定的操作：
第4个时钟：若操作符为ANDD，ADD，XORR或LDA， 读相应地址的数据，即rd变为1；若为JMP，将目的地址送 给程序计数器，即load_pc变为1；若为STO，输出累加器 数据，即datactl_ena变为1；
第5个时钟：若操作符为ANDD，ADD或XORR，算术 运算器就进行相应的运算；若为LDA，就把数据通过算术 运算器送给累加器，即load_acc变为1，rd变为1 ；若为 SKZ，先判断累加器的值是否为0，如果为0，PC就增1 （即inc_pc变为1），否则保持原值；若为JMP，锁存目的 地址，即inc_pc为1，load_pc为1；若为STO，将数据写入 地址处，即wr为1，datactl_ena为1；
模块6
地址多路器
模块七 程序计数器
它用于提供指令地址，以便读取指令。指令按地址顺序存放在存储 器中； 两种指令地址的形成方式： 顺序执行的情况； 改变顺序执行程序的情况（例如执行JMP指令后，需要形成新 的指令地址）。 复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址 开始读取指令并执行；
5、状态控制器
指令周期是由8个时钟组成，每个时钟都要完成固定的操作：
第0个时钟：CPU状态控制器的输出rd和load_ir为高电平， 其余均为低电平。指令寄存器寄存由ROM送来的高8位指 令代码；
第1个时钟：与上一时钟相比只是inc_pc从0变为1，故PC 增1，ROM送来低8位指令代码，指令寄存器寄存该8位代 码，PC值增1； 第2个时钟：空操作，即inc_pc从1变为0，rd和load_ir变 为0。此时指令读结束； 第3个时钟：inc_pc变为1，即PC增1，指向下一条指令。 另外，若操作符为HLT，则输出信号halt为高，否则除了 inc_pc为1外，其他各控制线均为0；
3、 RISC_CPU结构
RISC_CPU 是一个复杂的数字逻辑电路，但是它的基本部件的逻 辑并不复杂。可以把它分成8个基本部件来考虑： （1）时钟发生器； （2）指令寄存器； （3）累加器； （4）RISC_CPU算术逻辑运算单元； （5）数据控制器； （6）地址多路器； （7）程序计数器； （8）状态控制器； a.时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往 其他部件用作时钟信号。 b.通过状态控制器实现各部件之间的相互操作的关系。
模块一 时钟发生器
时钟发生器利用外来时钟信号clk生成一系列分频时钟 信号clk1、fetch、alu_clk，并送往CPU的其他部件作为时 钟信号。 a.fetch是外来时钟clk的8分频信号；
b.利用fetch的上升沿来触发CPU控制器开始执行一条指 令。
c.fetch信号还将控制地址多路器输出指令地址和数据地 址； clk1信号用作指令寄存器、累加器、状态控制器的时钟 信号； alu_clk则用于触发算术逻辑运算单元。
复位后，累加器的值是零；
当累加器通过ena口收到来自CPU状态控制器 load_acc信号时，在clk1时钟正跳沿时就收到来自 于数据总线的数据。
模块3
累加器
模块四 算术运算器
算术逻辑运算单元根据输入的8种不同操作码 分别实现相应的加、与、异或、跳转等基本操作 运算；
利用这几种基本运算可以实现很多种其它运算 以及逻辑判断等操作。
6、RISC_CPU操作和时序
总线读操作：
每个指令周期的前0~3个时钟周期用于读指令；
第3.5个周期处，存储器或端口地址就输出到地址总线上； 第4~6个时钟周期，读信号rd有效，数据送到数据总线 上，以备累加器锁存，或参与算术、逻辑运算； 第7个时钟周期，读信号无效，第7.5个时钟周期，地址 总线输出PC地址，为下一指令做好准备。
6、RISC_CPU操作和时序
总线写操作：
每个指令周期的第3.5个时钟周期处，写的地址就建立了；
第4个时钟周期输出数据； 第5个时钟周期输出写信号，至第6个时钟结束，数据无 效； 第7.5个时钟周期，地址输出为PC地址，为下一指令做 好准备。
7、RISC_CPU寻址方式和指令系统
指令系统由8条指令组成：
2、 什么是CPU
CPU即中央处理单元的缩写，它是计算机的核 心部件。 计算机进行信息处理可分为两个步骤： （ 1 ）将数据和程序（即指令序列）输入到计算机 的存储器中； （ 2 ）从第一条指令的地址起开始执行该程序，得 到所需结果，结束运行。
2、 CPU的作用及基本功能
CPU的作用： 协调并控制计算机的各个部件并执行程序的指令序 列，使其有条不紊地进行。 因此它必须具有以下基本功能： • 取指令：当程序已经在存储器中时，首先根据 程序入口地址取出一条程序，为此要发出指令地址 及控制信号。 • 分析指令：即指令译码，这是对当前取得的指 令进行分析，指出它要求什么操作，并产生相应的 操作控制命令。 • 执行指令：根据分析指令时产生的“操作命令” 形成相应的操作控制信号序列，通过运算器、存储 器及输入/输出设备的执行，实现每条指令的功能， 其中包括对运算结果的处理以及下条指令地址的形
总线写操作。
6、RISC_CPU操作和时序
系统的复位和启动操作：
RISC_CPU的复位和启动操作是通过rst引脚的信号触发 执行的；
当rst信号一进入高电平，RISC_CPU就会结束现行操作， 并且只要rst停留在高电平状态，CPU就维持在复位状态； 在复位状态，CPU各内部寄存器都被设为初值，全部为 零。数据总线为高阻态，地址总线为0000H，所有控制信 号均为无效状态； rst回到低电平后，接着到来的第一个fetch上升沿将启动 RISC_CPU开始工作，从ROM的000处开始读取指令并执 行相应操作。
复位信号高有效，指令寄存器被清为零；
每条指令为两个字节，即16位。高3位是操作码，低13 位是地址（CPU的地址总线为13位，寻址空间为8K字节）
数据总线为8位，所以每条指令需取两次，先取高8位， 后取低8位。
模块2
指令寄存器
模块三 累加器
累加器用于存放当前的结果，它也是双目运算 中的一个数据来源；
HLT：停机操作。该操作将空一个指令周期，即8个时 钟周期；
SKZ：若为零跳过下一条语句。该操作先判断当前累加 器中的结果是否为零，若为零就跳过下一条语句，否则继 续执行； ADD：该操作将累加器中的值与地址所指的存储器或端 口的数据相加，结果仍送回累加器中； ANDD：该操作将累加器的值与地址所指的存储器或端 口的数据相与，结果仍送回累加器中；
5、状态控制器
状态控制器有两部分组成：状态机、状态控制器。
3、 RISC_CPU结构
状态控制器
3、 RISC_CPU结构
数据通道
3、 RISC_CPU结构
顶层模块
6、RISC_CPU操作和时序
一个微机系统为了完成自身的功能，需要CPU执行许多操 作。以下是RISC_CPU的主要操作： 系统的复位和启动操作； 总线读操作；
4、数据通道
2
6
7
4
3 1 5
数据通道
5、状态控制器
状态机控制器接受复位信号rst，当rst有效时，使能信号 ena为0，输入到状态机中以停止状态机的工作； 状态控制器是在fetch上升沿或rst上升沿判断rst是否有效， 如果为高电平，ena置0，否则置1； 状态机是CPU的控制核心，通过产生一系列的控制信号， 来启动或停止某些部件； CPU何时进行读指令来读写I/O端口及RAM区等操作， 都是由状态机来控制的； 状态机的当前状态存放在state变量中，state变量中的值就 是当前这个指令周期中已经过的时钟数（从零计起）。
模块5
数据控制器
模块六 地址多路器
它用于选择输出的地址是PC（程序计数）地址 还是ir（指令寄存器）地址； 每个指令周期的前4个时钟周期用于从ROM中 读取指令，输出的应是PC地址； 后4个时钟周期用于对RAM或端口的读写，该 地址由指令给出；
地址的选择输出信号由时钟信号的8分频信号 fetch提供。
7、RISC_CPU寻址方式和指令系统
指令系统由8条指令组成：
XORR：该操作将累加器的值与指令中给出地址的数据 异或，结果仍送回累加器中；
LDA：该操作将指令中给出地址的数据放入累加器；
模块四 算术运算器
HLT=3’b000，暂停指令（保持累加器值 ）
SKZ=3’b001，计算为零则跳转指令（保持累加器值）
ADD=3’b010，加法指令（data+累加器值）
ANDD=3’b011，按位与指令（ data &累加器值）
XORR=3’b100，按位异或指令（ data ^累加器值）
5、状态控制器
指令周期是由8个时钟组成，每个时钟都要完成固定的操作：
第6个时钟：空操作。此时如果操作为STO，datactl_ena 为1；如果操作为ADD，ANDD，XORR和LDA，则rd为1， 否则个控制信号全为0；
第7个时钟：若操作符为SKZ且累加器值为0，则PC值再 增1（即inc_pc变为1），跳过一条指令，否则PC无变化。
它的时序控制信号形成部件是用硬布线逻辑实现的而 不是采用微程序控制的方式；
对于该RISC_CPU的时序控制信号：状态机的控制信号、 wr、rd 所谓硬布线逻辑也就是用触发器和逻辑门直接连线所 构源自文库的状态机和组合逻辑，故产生控制序列的速度比用 微程序控制方式快得多，因为这样做省去了读取微指令 的时间。
2、 CPU功能的细化
2、 CPU的基本内部结构
a.时序和控制部件
b.指令寄存器和译码器
c.累加器
d.算术逻辑运算单元 e.程序计数器
2、 什么是CPU
RISC即精简指令集计算机（Reduced Instruction Set Computer）的缩写； RISC_CPU特点: 简化的指令系统，而且还通过简化指令系统使计算机的 结构更加简单合理，从而提高运算速度；
模块1
时钟发生器
模块二 指令寄存器
指令寄存器的触发时钟是clk1，在clk1的正沿触发下， 寄存器将数据总线送来的指令存入高8位或低8位寄存器中， 但并不是每个clk1的上升沿都寄存数据总线的数据，因为 数据总线上有时传输指令，有时传输数据；
是不是指令由CPU状态控制器的load_ir信号控制，该信 号通过ena口输入到指令寄存器，高电平表示是指令；
每条指令执行完需要两个时钟，这时pc_addr已被增2，指向下一条 指令（因为每条指令占两个字节）；
如果正在执行的指令是跳转语句，这时CPU状态控制器将会输出 load_pc信号，通过load口进入程序计数器，程序计数器（pc_addr） 将装入目标地址（ir_addr），而不是增2。
模块7
程序计数器
实验一
简化的RISC_CPU设计
1、 课题的由来和设计环境介绍
设计核心： 不但关心CPU总体设计的合理性； 构成这个 RISC_CPU 的每一个模块不仅是可仿 真的也都是可以综合成门级网表。 物理意义： 一个能真正通过具体逻辑电路结构而实现的 CPU。 这里介绍它的目的是想说明一下两点： （1）Verilog HDL仿真和综合工具的潜力； （2）本文介绍的设计方法对软硬件联合设计是 有重要意义的。