集成电路设计基础 课后答案五
2009秋集成电路设计基础答案
2009秋《集成电路设计基础》考试答案一、选择题：（本大题共10小题，每题２分，总计20分）二、填空题：（本大题共10小题，每题２分，总计20分）1，集成度、特征尺寸2，有源区；场区3，集成电路的集成度，即芯片上晶体管的数目，每隔18个月增加一倍或每3年翻两番。
4，无生产线（Fabless）代工(Foundry)5，/6，阈值电压7，图形转移8，扩散薄层的杂质总量的多少9，外延、氧化、蒸发、淀积10，器件的工作速度三、判断题：（本大题共10小题，每小题1分，总计10分）四、问答题（本大题共5小题，每小题3分，总计15分）1．什么是多项目晶圆技术，该技术有什么意义？答：多项目晶圆技术：将几到几十种工艺上兼容的芯片拼装到一个宏芯片上然后以步进的方式排列到一到多个晶圆上。
多项目晶圆技术的意义：1）降低研制成本2）多项目晶圆技术（MPW）技术服务中心成为虚拟中心为无生产线IC和代工制造之间建立信息流和物流的多条公共渠道2．在怎样的条件下金属与半导体形成欧姆接触和肖特基接触？答：欧姆接触：金属与掺杂半导体接触时如里对接触区半导体材料重掺杂，使集中于半导体一侧的结（金属中有更大量的自由电子）变得非常薄，以至于载流子可以容易地利用量子隧穿效应相对自由地传输，使得金属-半导全结具有双向低欧姆电阻值的导电特性。
肖特基接触：金属与掺杂半导体接触，使得金属与半导体在交界处形成阻挡层，处于平衡态的阻挡层对外电路呈中性。
阻挡层具有类似于PN结的伏安特性。
3．试从速度、功耗、负载能力三方面分析简单比较比较双极型器件、CMOS器件和Bi-CMOS 的优缺点。
答：双极型器件速度高、驱动能力强，但功耗大、集成度低。
CMOS功耗低，集成度高，抗干扰能力强，但速度低，驱动能力差，所以在既要求高集成度又要求高速的领域中也无能为力；Bi—CMOS综合了双极器件高速度，高跨导，强负载驱动能力和CMOS器件高集成度，低功耗的优点，给高速，高集成度，高性能的LSI及VLSI的发展开辟了一条新的道路。
《集成电路设计(第2版)》习题答案1-5章
9． MOSFET 存在哪些二阶效应？分别是由什么原因引起的？ P.70-73 沟道长度调制效应，体效应，亚阈值效应 10．说明 MOSFET 噪声的来源、成因及减小的方法。 噪声来源：热噪声和闪烁噪声。热噪声是由沟道内载流子的无规则热运动造成的，可通 过增加 MOS 管的栅宽和偏置电流减少热噪声。闪烁噪声是由沟道处二氧化硅与硅界面上电 子的充放电引起的，增加栅长栅宽可降低闪烁噪声。
CH3
1． 写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。 意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。外延方法: 液态生长，气相外延生长，金属有机物气相外延生长 2．写出掩膜在 IC 制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制 造方法。P28,29 3．写出光刻的作用，光刻有哪两种曝光方式？ 作用： 把掩膜上的图形转换成晶圆上的器 件结构。曝光方式有接触与非接触两种。 4．X 射线制版和直接电子束直写技术替代光刻技术有什么优缺点？ X 射线（X-ray）具有比可见光短得多的波长，可波长很短，分辨率很高 5． 说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。 热扩散掺杂和离子注入法。与热扩散相比，离子注入法的优点如下：1.掺杂的过程可通 过调整杂质剂量与能量来精确控制杂质分布。2.可进行小剂量的掺杂。3.可进行极小深度的 掺杂。4.较低的工业温度，故光刻胶可用作掩膜。5.可供掺杂的离子种类较多，离子注入法 也可用于制作隔离岛。缺点：价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以 恢复 6．列出干法和湿法氧化法形成 SiO2 的化学反应式。 干氧 Si O2 SiO2 湿氧 Si 2 H 2 O SiO2 2 H 2
怎样的条件下金属与半导体形成肖特基接接触区半导体重掺杂可实现欧姆接触金属与掺杂半导体接触形成肖特基接触4
四篇 1章浙大版集成电路课后答案
四篇 1章浙大版集成电路课后答案第一章信号发生电路题4.1.1 一个负反馈放大器产生自激振荡的相位条件为?AF?(2n?1)?，而正弦振荡器中的相位平衡条件是?AF?2n?，这里有无矛盾？?F?F??1，而起振时，则要求A??1，这是为什么？题4.1.2 振荡器的幅度平衡条件为A题4.1.3 RC桥式正弦振荡器如图题4.1.3所示，其中二极管在负反馈支路内起稳幅作用。
（1）试在放大器框图A内填上同相输入端（+）和反相输入端（―）的符号，若A为μA741型运放，试注明这两个输入端子的管脚号码。
（2）如果不用二极管，而改用下列热敏元件来实现稳幅：（a）具有负温度系数的热敏电阻器；（b）具有正温度系数的钨丝灯泡。
试挑选元件（a）或（b）来替代图中的负反馈支路电阻（R1或R3），并画出相应的电路图。
解：(1) RC桥式正弦振荡器中，由于RC串并联网络在f=fo时，其相移φAF=0，为满足相位条件：φAF=φA+φF=0，放大器必须接成同相放大器，因此与RC串并联网络连接的输入端为(+)，与负反馈支路连接的输入端为(-)，若A为A741，其管脚号为：反相输入端为2，同相输入端为3。
(2) (a)负温度系数的热敏电阻取代R3； (b)正温度系数的钨丝灯泡取代R1。
图题4.1.3题4.1.4 试用相位平衡条件判别图题4.1.4所示各振荡电路。
（1）哪些可能产生正弦振荡，哪些不能？（注意耦合电容Cb、Ce在交流通路中可视作短路。
）（2）对哪些不能满足相位平衡条件的电路，如何改变接线使之满足相位平衡条件？（用电路图表示。
）解：(1) 不满足相位平衡条件。
(2) 电路(b)中，通过切环与瞬时极性法，可判断该电路不满足相位平衡条件。
而将反馈信号引入T1基极时，即可满足相位平衡条件。
(3) 由电路(c)中的瞬时极性可知，该电路满足相位平衡条件。
图题4.1.4题4.1.5 电路如图题4.1.5所示，稳压管Dz起稳幅作用，其稳定电压±VZ=±6V。
集成电路设计基础 课后答案
班级：通信二班姓名：赵庆超学号：200712012977，版图设计中整体布局有哪些注意事项？答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。
2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。
3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。
4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。
8，版图设计中元件布局布线方面有哪些注意事项？答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。
高速电路，电荷的分配效应会引起很多问题。
2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。
3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过较大电流的那部分电源线和地线。
因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。
4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。
因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。
、5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
集成电路版图设计基础第五章：匹配
school of phye
basics of ic layout design
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匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
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basics of ic layout design
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匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
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简单匹配 - matching single transistor
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匹配方法 之二：交叉法 interdigitating device
射频与通信集成电路设计习题参考答案
RL (1 Q2 ) RS
Q RS 1 50 1 0.816
RL
30
X Lp
X L' (1
1 Q2
)
QRL (1
1 Q2
)
61.24
Q L ' L ' QRL
RL
L QRL 15 0.81630 15 0.63nH 2π 2.4109
LP
X Lp
61.24 2π 2.4109
Qn=2 4.58nH
2.91nH
1.53pF
（b）
（b）
Qn=2
2.44nH
2.61pF
3.76pF
Qn=2
1.79pF
1.69nH
2.22nH
6
东南大学《射频集成电路设计基础》课程
（二）计算法 1）L 型匹配网络计算
L
j15
L’
LP
C
0(RL)
C
习题参考答案 Z. Q. LI RL(1+Q2)
（a）
（b）
L=0.64nH C=1.09pF
C=1.67pF L=4.06nH
5
东南大学《射频集成电路设计基础》课程
2）具有最大节点品质因数为 2 的 T 型匹配网络
习题参考答案 Z. Q. LI
Qn=2 947.6fF
890.9fF
2.9nH
（a） 3）具有最大节点品质因数为 2 的型匹配网络 （a）
(d) ZIN 2Zo ,
1 ΓIN = 3
2.7 请将下图中 Smith 圆图上的曲线与它们的性质对应起来，并填入到下表中。
曲线性质
曲线编号
某频率点上的 LC 网络阻抗匹配
数字集成电路分析与设计第五章答案
数字集成电路分析与设计第五章答案CHAPTER 5P5.1. For each problem, restate each Boolean equation into a form such that it can be translated into the p and n-complex of a CMOS gate.a. ()()Out ABC BD ABC BD A B C B D =+=+=+++b. ()()()Out AB AC BC AB AC BC A B A C B C =++=++=+++c. ()()Out A B CD A AB C D A A B CD A A B CD A =+++=++=+++=++AbVddVddAb BbAAbVddP5.2.AP5.3. First, convert the equation into its p and n-complex.()()()()()()()()()()()Out A B C BC AB AB C BC AB AB C BC AB AB C BC AB AB C BC AB AB C B C =⊕+=++=++=+=++=+++VddCbP5.4. The truth table is given below in terms of voltages. The function is F A B =The worse case V OH is V DD and the worse case V OL is 0V.P5.5. The first circuit is a NOR gate while the second is a NAND gate. The V OL and V OHcalculated are for the worst-case scenario. To find this, assume only one transistor turns on, this just reduces to a pseudo-NMOS/PMOS inverter, so the other transistors are not important.a. The V OL for the pseudo-NMOS (in 0.18µm) is:()()()2,1N N OXNSAT OX P GSP TPP SATOL W C L N DD TN GSP TP CP PDD TN SAT P N OX v C W V V I V k V V V V E L V V v W L C µ-==--+-=()2DD TP N N OX V V W C µ-()()()()()20.1DD TP CP P DD TN SAT P N DD TPDDN N DD TP CP P DD TN V V E L V V v W L V V V W V V E L V V µ-+--==-+-()()()()()()()()()()()()226440.18100.2100.210 1.80.50.14µm=1.40.11.8270 1.80.5240.2 1.80.5SAT P N DD TPN DD N DD TP CP P DD TN v W L V V W V V V E L V V µλ---=-+--==-+-Since the minimum width is 2λ, we make that the width. The V OH for the pseudo-PMOS (in 0.18µm) is:()()()()()()2221SDPSDP CP PN P V P OX P SGP TP SDP SAT OX N GSN TN V GSN TN CN N N SAT OX I sat I lin C W V V V v C W V V V V E L L v C µ=---= -++()2P OX N DD TN DD TN CN NC W V V V V E L µ-=-+()()()()(01DD OH DD OH CP PV V P DD TPDDOH V V P E L W V V VV L ------+()()()()()()20.1824620.184.8(70) 1.80.50.180.2(10)(810)1.80.51.80.5 1.21P P W L ----=-++4.2P W λ≈The pseudo-PMOS circuit will have bigger devices than the pseudo-NMOS.P5.6. The steps to solving this question are the same as the pseudo-NMOS question in Chapter4.a. For V OH , recognize that GS T V V >= for operation so the output can only be as high asDD T V V -. Since 0SB V ≠, body effect must be taken into account and the full equationis:()()()001.20.40.2OH DD T DDT V V V V Vγγ=-+=-+=-+ Iteration produces V OH =0.73V.b. For V OL , we must first recognize that the worst-case V OL occurs when only one of the pull-down transistors is on. Next we identify the regions of operation of the transistors. In this case, the pull-up transistor is always in saturation and the pull-down is most likely in the linear region since it will have a high input (high V GS ) and a low output (low V DS ). Then, we equate the two currents together and solve for V OL :()()()()2212222221111122460.61(1)(270)1.20.4(0.13)(10)(810)1.20.42(1.20.42)0.61DS DS CN OL OLV N OX GS T DS sat OX GS T V GS T CN E LV OL OL V OL I sat I lin W C V V V W v C V V V V E L L V V V µ-=---=-++--?--=--++ Using a programmable calculator or a spreadsheet program, V OL = 0.205V. The dc current with the output low is: ()()()()222222260.20520.2051(1)(270)(1.610)1.20.4(0.205)146.5DS DS CN V N OX GS T DS DS V ELW C V V V I L Aµµ---=+?--=+=The power with the output low is:(46.5)(1.2)55.8DS DD P I V A V W µµ===P5.7. See Example 5.2 which is based on the NAND gate. This question is the same except thatit addresses the NOR gate.With both inputs tied together, 88N P W W λλ==2χ=== ()()1.80.520.50.77V 112DD TP TNS V V V V χχIn the SPICE solution, the reason why the results vary for input A and B is due to body-effect.P5.8. The solution is shown below. Notice that there is no relevance with the lengths andwidths of the transistors when it comes to V OH , although they the do matter when calculating V OL .01.80.50.3 2.51Vout GG T GG out T V V V V V V γ=-=++=++=P5.9. For t PLH , we need to size the pull-up PMOS appropriately.()()()()15120.70.720.70.73010010845010PLH eqp LOAD p SQ LOAD PLHLt RC R C WL W R C k t λλ--====Ω?=?For V OL :()()()()()()()()()()()()()2246660.120.13 4.210810 1.610 1.20.4 1.08mA1.20.4240.1(270)(1.610)1.20.40.11138.577377232(3OLOL CN P sat OX GS T P GS T CP V N N OX OL TN OLN P V N N NW v C V V I sat V V E LW C V V V W I sat L L W W W stack L µλλλ-----===-+-+--?--==++===?=2)155(2)W stack λ=P5.10.The circuit is shown below:()()()()()()()()31512315120.720.70.7301075106350100.720.70.712.510751026.6275010PLH EQP LOAD P P EQPLOAD PLHPHL EQN LOAD NN EQNLOAD PHLLt RC R C W L W R C t Lt RC R C W L W R C t λλλλλ----====??=?====??=≈?Because the number of transistors in series is more than one, we must multiply the widths by the appropriate number. Here, all the NMOS transistors will have a width of 54λ. The PMOS transistors will have widths of 126λ and 190λ, respectively.P5.11. We estimate the dc power and dynamic switching power for this problem.a. The circuit’s dc power can be computed by computing the dc current when the output is low. This is given by I DS =550uA/um x 0.1um=55uA. Then P DC =66uW when the output is low.b. Its dynamic power can be calculated by simply using the equation 2dyn DD P CV f α=. Therefore, P dyn =(50fF)(V DD -V TN )(V DD )(100MHz)=4.4uW.P5.12. The pseudo-NMOS inverter has static current when the output is low. We can estimate itas:()()()()()()()()224660.110810 1.610 1.20.425.6A 1.20.4240.1P sat OX GS T P GS T CP W v C V V I sat V V E Lµ----===-+-+Then the average static power is P stat =(25.6uA)(1.2)/2 =15.4uW.The dynamic power is dyn DD swing avg P CV V f ==(50fF)(1.2)(1.1)f avg assuming that V OL is 0.1V.For the CMOS inverter, the static power is almost zero: P stat =I sub V DD . It is far less thanthe pseudo-NMOS case. The dynamic power dyn DD swing avg P CV V f ==(50fF)(1.2)2f avg is slightly larger than the pseudo-NMOS case.V VINCMOS InverterV V INPseudo-NMOSP5.13. Model development to compute αsc .P5.14. The energy delivered by the voltage source is:()()200202DDDDV C sourceDD DD L L DDC L DDV CDDcap C LC L C C LdvE i t V dt V C dt C V dv C V dt dv V E i t v dt C v dt C v dv C dt∞∞∞∞========As can be seen, only half the energy is stored in the capacitor. The other half was dissipated as heat through the resistor.P5.15. The average dynamic power does not depend on temperature if the frequency stays thesame. However, the short-circuit current will increase as temperature increases. In addition, the subthreshold current increases as temperature increases. So the overall power dissipation will be higher. P5.16. The circuit is shown below. The delay should incorporate both Q and Qb settling in400ps. All NMOS and PMOS devices are the same size in both NAND gates.()()()()()()()()15331220.70.70.70.720.71001030100.1212.5100.10.72400101µmN P P PHL PLH UP LOAD DOWN LOAD LOAD eqp eqn P N LOAD eqp eqn LOAD eqp eqn PL Lt t t R C R C C R R W W C R L R L WC R L R L W t --??=+=+=+ ?+=++==≈P5.17. The small glitch in J propagates through the flop even though it is small. This is due tothe fact that the JK-flop of Figure 5.20 has the 1’s catching problem. P5.18. The small glitch in J does not propagate through the flop since the edge-triggeredconfiguration does not have a 1’s catching problem.P5.19. The positive-edge triggered FF is as follows:QQDS(a) With CK=D=0 and S=R=1, the outputs are(b) Now CK=0。
芯片基础--模拟集成电路设计智慧树知到课后章节答案2023年下山东工商学院
芯片基础--模拟集成电路设计智慧树知到课后章节答案2023年下山东工商学院山东工商学院第一章测试1.跟数字集成电路设计一样，目前高性能模拟集成电路的设计已经能自动完成。
A:错 B:对答案:错2.模拟电路许多效应的建模和仿真仍然存在问题，模拟设计需要设计者利用经验和直觉来分析仿真结果A:对 B:错答案:对3.模拟设计涉及到在速度、功耗、增益、精度、电源电压等多种因素间进行折衷A:错 B:对答案:对4.CMOS电路已成为当今SOC设计的主流制造技术。
A:错 B:对答案:对5.MOSFET的特征尺寸越来越小，本征速度越来越快（已可与双极器件相比较），现在几GHz～几十GHz的CMOS模拟集成电路已经可批量生产。
A:错 B:对答案:对6.相对于数字电路来说，模拟集成电路的设计更加基础，更加灵活。
A:错 B:对答案:对7.片上系统，又称SOC，其英文全称是：A:System Operations CenterB:System on ChipC:Separation of concernsD:System of computer答案:System on Chip8.互补金属氧化物半导体，英文简称CMOS，其英文全称为：A:Complementary Machine Of SemiconductorB:Complementary Metal Oxide SemiconductorC:Complementary Metal Oxide SystemD:Cargo Machine Of Semiconductor答案:Complementary Metal Oxide Semiconductor9.模拟数字转换器, 英文简称ADC, 英文全称为：A:Ambulance to Digital ConverterB:Ambulance to Destination ConverterC:Analog-to-Digital ConverterD:Analog-to- Destination Converter答案:Analog-to-Digital Converter第二章测试1.MOS器件的源端和漏端不可以共用，不可以互换。
重理工集成电路设计原理思考题、作业、提问答案大全
重理工集成电路设计原理思考题、作业、提问答案大全重理工集成电路设计原理思考题、作业、提问答案大全1-1思考题典型PN结隔离工艺与分立器件NPN管制造工艺有什么不同（增加了哪些主1-1-1.1-1-1.典型典型PNPN结隔离工艺与分立器件结隔离工艺与分立器件NPNNPN管制造工艺有什么不同管制造工艺有什么不同（）要工序要工序）？增加工序的的目的是什么？答：分立器件NPN管制造工艺：外延→一氧→一次光刻→B掺杂→二氧→二次光刻→P掺杂→三氧→三次光刻→金属化→四次光刻。
典型PN结隔离工艺：氧化→埋层光刻→埋层扩散→外延→二氧→隔离光刻→隔离扩散、推进（氧化）→基区光刻→基区扩散、再分布（氧化）→发射区光刻→发射区扩散、氧化→引线孔光刻→淀积金属→反刻金属→淀积钝化层→光刻压焊点→合金化及后工序。
增加的主要工序：埋层的光刻及扩散、隔离墙的光刻及扩散。
目的：埋层：1、减小串联电阻；2、减小寄生PNP晶体管的影响。
隔离墙：将N型外延层隔离成若干个“岛”，并且岛与岛间形成两个背靠背的反偏二极管，从而实现PN结隔离。
管的电极是如何引出的？集电极引出有什么特殊要求？1-1-2.NPN1-1-2.NPN管的电极是如何引出的？集电极引出有什么特殊要求？答：集成电路中的各个电极均从上表面引出。
要求：形成欧姆接触电极：金属与参杂浓度较低的外延层相接触易形成整流接触（金半接触势垒二极管）。
因此，外延层电极引出处应增加浓扩散。
典型PN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩1-1-3.1-1-3.典型典型PNPN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩散或发射区扩散之后？答：由于隔离扩散深度较深，基区扩散深度相对较浅。
放在基区扩散之前，以防后工序对隔离扩散区产生影响。
1-1作业典型PN结隔离工艺中器件之间是如何实现隔离的？1-1-1.1-1-1.典型典型PNPN结隔离工艺中器件之间是如何实现隔离的？答：在N型外延层中进行隔离扩散，并且扩穿外延层，与P型衬底连通，从而将N型外延层划分为若干个“岛”；同时，将隔离区接最低电位，使岛与岛之间形成两个背靠背的反偏二极管，从而岛与岛互不干涉、互不影响。
电子技术相关 《数字集成电路基础》作业答案
《数字集成电路基础》作业答案第一次作业1、查询典型的TTL与CMOS系列标准电路各自的VIH、VIL、VOH和VOL，注明资料出处。
2、简述摩尔定律的内涵，如何引领国际半导体工艺的发展。
第二次作业1、说明CMOS电路的Latch Up效应；请画出示意图并简要说明其产生原因；并简述消除“Latch-up”效应的方法。
答：在单阱工艺的MOS器件中（P阱为例），由于NMOS管源与衬底组成PN结，而PMOS 管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管(NPN 和PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。
影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。
消除“Latch-up”效应的方法：版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。
为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。
工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。
2、什么是器件的亚阈值特性，对器件有什么影响？答：器件的亚阈值特性是指在分析MOSFET时，当Vgs<Vth时MOS器件仍然有一个弱的反型层存在，漏源电流Id并非是无限小，而是与Vgs呈现指数关系，这种效应称作亚阈值效应。
影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。
3、什么叫做亚阈值导电效应？并简单画出logI D-V GS特性曲线。
答：GS在分析MOSFET时，我们一直假设：当V GS下降到低于V TH时器件会突然关断。
电子技术基础数电部分课后答案(第五版康华光
I
T1
T2
输入全有为低高电电平 深倒饱置和使用的放大 截饱止和
平(0.2(3V.)6V)
状态
T4 截放止大
T3 饱截和止
O
低高电平 （03.26V）
2. TTL或非门
若A、B均为低电平:
T2A和T2B均将截止， T3截止。 T4和D饱和， 输出为高电平。
若A、B中有一个为高电平:
T2A或T2B将饱和， T3饱和，T4截止， 输出为低电平。
可变
很小，约为数 百欧，相当于 开关闭合
2. BJT的开关时间
BJT饱和与截止两种状态的相 互转换需要一定的时间才能完成。 从截止到导通 开通时间ton(=td+tr) 从导通到截止 关闭时间toff(= ts+tf)
3.2.2基本BJT反相器的动态性能
若带电容负载 CL的充、放电过程均需经历一定 的时间，必然会增加输出电压O波 形的上升时间和下降时间，导致基 本的BJT反相器的开关速度不高。
3.2 TTL逻辑门
3.2.1 BJT的开关特性
vI=0V时: iB0，iC0，vO＝VCE≈VCC，c、e极之间近似于开路, vI=5V时: iB0，iC0，vO＝VCE≈0.2V，c、e极之间近似于短路,
BJT的开关条件
工作状态 条件
截止 iB≈0
放大
0 < iB <
I CS
饱和 iB > ICS
输入 低电平
T1
T2
饱和 截止
T3
D4
截止 导通
T4 导通
输出
高电平
（2）当输入为高电平（I = 3.6 V） T2、T3饱和导通
T1:倒置的放大状态。 T4和D截止。
集成电路原理及应用课后答案
6.4如图1所示，当分别取如下两组参数时，试分别求出该电路的G，，等参数。
（1）R=R=24kΩ，C=940pF，C=470pF，R=。
（2）R=7.3kΩ，R=39.4kΩ，C=C=0.047F，R=4kΩ，R=20kΩ。
(图6.4）
解：由电路得：
则当取⑴参数时：
当取⑵参数时： ，
因两个输入信号均从同相端输入，所以输入阻抗比较高。该电路为高输入阻抗的差动放大器。
2.11求图3所示电路的增益A，并说明该电路完成什么功能。
解：该电路由两个集成运放构成，A1为主放大器接成反相运算放大器，A2为辅助放大器，A2也接成反相放大器，利用A2对A1构成正反馈，是整个电路向信号源索取的电流极少。
解：电路图如下所示：
选择巴特沃斯型滤波器
则 又
令R=R=R, C=C=C取C=0.1F则R=160Ω，
又 ，则=1.586
又 取R=58.6KΩ,则R=100KΩ。
2.16设计一个运算电路，要求运算关系为u=20 。
解：此题设计方法较多，此只列举几种仅供参考
方法一：将求和电路的输出作为积分电路的输入，则积分电路的输出即为u；
方法二：将积分电路的输出作为求和电路的输入,则求和电路的输出即为u；
方法三：反相积分求和电路再加一个倒相器；
方法四：利用同相积分求和电路。
当u<0时，VD截止,VD导通,
对A：u=(1+ )u,对A：u=u=u，
此时u= （R+R 1）u
当 （R+R ）=1时，完成全波整流功能；由于为同相输入，故该电路输入电阻较高。
3.8 设计一个能实现图4所示曲线的二极管函数变换器。
（习题3.8图）
集成电路设计基础 课后答案
1、答：确定系统规范；系统框架设计；源代码设计；FPGA综合和硬件验证；ASIC逻辑综合；综合后仿真；版图设计；版图后仿真；提交版图数据、制版流片和芯片测试。
其中所涉及的问题有对系统划分为若干子模块并设计控制器以控制协调各子模块的工作。
将行为级或寄存器级描述转换成相应门级网表等。
√9、答：单进程状态机之寄存器的VHDL程序：library ieee;use ieee.std-logic-1164.all; √entity controller is √port (ready: in std-logic;clk: in std-logic;read-write: in std-logic;we,oe: out std-logic);end controller; √architecture state-machine of controller istype state-type is (idle,decision,read,write);signal present-state,next-state :state-type;beginprocess1;process(clk)beginif(clk'event and clk='1')then present_state<=next_state;end if;end process; √process2:process(present_state,ready,read_write)begincase present_state iswhen idle=>we<='0';oe<='0';if(ready='1')then next_state<=decision;end if; √when decision=>we<='0';oe<='0';if(read_write='1')then next_state<=read;else next_state<=write;end if; √when read=>we<='0';oe<='1';if(ready='1')then next_state<=idle;else next_state<=read;end if; √when write=>we<='1';oe<='0';if(ready='1')then next_state<=idle;else next_state<=write;end if; √end case;end process;end state_machine;√对于这个状态机来说其双进程的VHDL程序如下：library ieee;use ieee.std-logic-1164.all;entity controller isport (ready: in std-logic;clk: in std-logic;read-write: in std-logic;we,oe: out std-logic);end controller;architecture state-machine of controller istype state-type is (idle,decision,read,write);signal present-state,next-state :state-type;begin--process1:process(present_state,ready,read_write)begincase present_state iswhen idle=>we<='0';oe<='0';if(ready='1')then next_state<=decision;end if;when decision=>we<='0';oe<='0';if(read_write='1')then next_state<=read;else next_state<=write;end if;when read=>we<='0';oe<='1';if(ready='1')then next_state<=idle;else next_state<=read;end if;when write=>we<='1';oe<='0';if(ready='1')then next_state<=idle;else next_state<=write;end if;end case;end process;--process2;process(clk)beginif(clk'event and clk='1')then present_state<=next_state;end if;end process;end state_machine; √12、答：逻辑综合有以下几个步骤：RTL描述，此过程要对电路进行描述并进行必要的功能验证；翻译，此过程是对中间资源进行一些简单的分配；逻辑优化，此进程用于去除冗余逻辑，以产生优化的内部结果；工艺映射和优化，此过程使用工艺库中所提供的单元代替前面的中间描述；工艺库，此过程利用工艺库中的单元进行设计；设计约束条件，此过程从时序、序、面积、功耗和工作环境等因素考虑各约束条件；最优化的门级描述，此过程是反复修改RTL代码或设计约束条件，以便得到预想的设计效果。
集成电路设计基础作业题解答(5～7)
第五次作业4.14、改正图题4.14所示TTL电路的错误。
如下图所示：解答：(a)、BABAY••=•=0，A,B与非输出接基极，Q的发射极接地。
从逻辑上把Q管看作单管禁止门便可得到BAY•=。
逻辑没有错误！若按照题干中所示接法，当TTL与非门输出高电平时，晶体管Q的发射结要承受高压，必然产生巨大的电流。
为了不出现这种情况，可以在基极加一电阻或者在发射极加一二极管。
但发射极加二极管后会抬高输出的低电平电压。
所以只能在基极加一大电阻，实现分压作用。
另外一种方法是采用题4.15（a）图中的A输入单元结构。
&&≥111(b)、要实现由，我们可以使用线与＋得到和B A B A 。
但题干中的线与功能不合理。
若其中一个为高电平且另外一个为低电平时，高电平输出降会往低电平输出灌电流，从而容易引起逻辑电平混乱。
为了消除这一效应，可以在各自的输出加一个二极管。
(c)、电阻不应该接地，应该接高电平(d)、电阻不应该接VCC ，而应该接低电平4.15、试分析图题4.15（a ），(b)所示电路的逻辑功能。
解答：图（a ）中，单元1实现了A 的电平输入，B 是A 的对称单元。
功能单元2实现了A 和B 输入的或逻辑功能单元4充当了Q8管的泄放网络，同时抬高了Q3,Q4管的输入逻辑电平，另外该单元还将或的结果传递给了Q8管功能单元3中的Q8管实现了非逻辑，Q6和Q7复合管加强了输出级的驱动能力。
综上所述，4.15（a ）电路实现功能为B A Y +=，即或非的功能图(b)中，Q1,Q2管依然实现传递输入的功能，Q3,Q4管实现或非的功能 Q6管和Q5管以及R5,R7共同组成的泄放网络实现了电压的传递Q9管实现了非功能，Q7,Q8管依然是用来驱动负载的。
Q9管和Q7,Q8轮流导通 综上所述，4.15（b ）实现的功能为B A B A Y +=+=第六次作业：5.1已知一ECL 电路如图题5.1所示，其Vcc=0V ，V EE ＝－4.5V ，V BEF ＝0.8V ，V BB ＝－1.2V ，逻辑摆幅V L ＝0.8V 且对称于参考电压，各管的I E,MAX =5mA ，并假设输入和输出的逻辑电平V i ，V o 相互匹配，且忽略基极电流的影响。
集成电路原理第五章习题解答
1、名词解释： 自对准工艺 LOCOS 设计规则 根据讲义和教材组织整理。
名词解释的解答要领： 概念或定义——是什么 有何特点 有何应用
2、已知：VLSI电路的长互连系统中，一金属长连线的电阻 率为，长度为L，宽度W，厚度d；互连层间介质的介电常 数为ox，其厚度tox 。则
（1）请画出此长连线寄生阻容的等效网络。
解题提示： (1) 由CD=1m，可知=0.5m，版图中各间距均以 =0.5m的整数倍取值。 (2) 按10000: 1的比例，即坐标纸上的1cm对应1m。
(3) 绘图时可采取两种方案： • 先画出草图，标出各版次图形之间的间距，并在坐标纸上标 出对应位置，检查无误后，根据所定的各层图例或颜色连成 图形，这样可避免反复修改，影响图纸美观。 • 先确定最小、最内层的图形，如漏、源区的接触孔，由内向 外按设计规则要求依次画出各道版次。适合于对工艺、版图 比较熟练者采用。 布局、布线技巧可参考讲义或教材。 此题中容易出现的问题是W/L=1:1的PMOS管，应采用哑铃 状结构：
PF/m2 110-4 0.410-4
金属层-衬底
0.310-4
解：此题关键在于理解各导电层的层次关系，考虑有交叠部 分情况下，中间层对上、下层的屏蔽作用。 (1) 金属层与衬底之间构成的电容 CMetal=（1003）0.310-4
=1002.532.50.310-4=5.62510-2PF
(2) 多晶硅与衬底之间构成的电容 CPoly=（44+2+22）0.410-4 =2220.410-4=5.510-3PF
5、分析如下版图，要求：（1）提取并画出电路图； （2）分析该电路功能。
由电路图可知应为逻辑电路，列出其真值表如下：
集成电路设计基础作业题解答（1～4）
集成电路设计基础作业题解答（1～4）第⼀次作业：1、为什么PN 结会有单向导电性？答PN 结是由P 型半导体和N 型半导体结合在⼀起形成的。
P 型半导体多⼦是空⽳，N 型半导体多⼦是电⼦。
当形成PN 结后由于载流⼦的浓度差，电⼦会向P 型侧扩散，空⽳会向N 型侧扩散。
随着扩散的进⾏，会在接触处形成⼀定厚度的空间电荷区，电荷区中的正负离化中⼼形成内建电场。
随着空间耗尽区的扩展和内建电场的增强，电场作⽤下的漂移得到加强，扩散随之减弱，最后漂移电流和扩散电流达到平衡。
若给PN 结两端加上正电压，外加电场将会削弱内建电场从⽽加强扩散削弱漂移，此时扩散电流电流⼤于漂移电流从⽽形成正向导通电流。
当PN 结加上反向偏压后，外加电场和内建电场同向，此时扩散进⼀步收到抑制，漂移得到加强。
但漂移的少数载流⼦⾮常少，所以没能形成⼤的反向导通电流。
这就是PN 结的单向导电性。
2、为什么半导体掺杂后导电能⼒⼤⼤增强答：本征半导体在常温情况下由于热激发产⽣的空⽳电⼦对浓度⼤约在1010量级。
⽽在常温下本征半导体的导电能⼒⾮常弱。
当掺⼊B 或P 等杂质后，在常温下的掺杂杂质基本全部离化，杂质的离化⽽会在价带或导带产⽣⼤量的能做共有化运动的空⽳或电⼦。
在杂质没有补偿的情况下，载流⼦浓度近似等于杂质浓度，半导体掺杂后n,p ⼤⼤增加。
根据电导率σ=nqµ(n)+pqµ(p)可知，掺杂半导体的电导率⼤⼤增加，即导电能⼒明显增强。
3、为什么晶体管有放⼤作⽤？答：我们定义晶体管集电极电流和基极电流的⽐值为晶体管放⼤倍数。
只有当晶体管处于放⼤状态时才具有线性放⼤能⼒。
当BE 结正偏，BC 结反偏时管⼦处于放⼤状态。
因为发射极⾼掺杂，在BE 正向导通时，发射极的⼤量电⼦（以NPN 管为例）扩散到基区。
基区空⽳扩散到发射极，⽽基区浓度远⽐发射极来得低，所以电⼦扩散电流占主要部分。
因为基区很薄且载流⼦寿命很长，到达基区的电⼦只有⼀⼩部分和基区注⼊得空⽳复合，绝⼤部分要在反偏的集电结内建电场作⽤下⽽漂移到集电极。
集成电路设计学习思考题参考答案
集成电路设计学习思考题参考答案参考答案一、概念题：1、微电子学：主要是研究电子或离子在固体材料中的运动规律及应用，并利用它实现信号处理功能的科学，是电子学的分支，其目的是实现电路和系统的集成，这种集成的电路和系统又称为集成电路和集成系统。
2、集成电路：（Integrated Circuit，缩写为IC）是指通过一系列特定的加工工艺，将多个晶体管、二极管等有源器件和电阻、电容器等无源器件，按照一定的电路连接集成在一块半导体单晶片（如硅或GaAs等）或者说陶瓷等基片上，作为一个不可分割的整体执行某一特定功能的电路组件。
3、综合：从设计的高层次向低层次转换的过程，它是在给定了电路应实现的功能和实现此电路的约速条件（如速度、功耗、成本、电路类型等），找到满足上述要求的目标结构的过程。
如果是靠人工完成，通常简单地称之为设计；而依靠EDA 工具自动生成，则称之为综合。
4、模拟验证：指对实际系统加以抽象，提取其模型，输入计算机，然后将外部激励信号施加于此模型，通过观察模型在激励信号作用下的反应，判断该系统是否实现预期的功能。
5、计算机辅助测试（CAT）技术：把测试向量作为测试输入激励，利用故障模拟器，计算测试向量的故障覆盖率，并根据获得的故障辞典进行故障定位的技术。
6、图形转换技术：是指将掩膜板上设计好的图形转移到硅片上的技术，包括光刻与刻蚀技术。
7、薄膜制备技术：指通过一定的工序，在衬底表面生产成一层薄膜的技术，此薄膜可以是作为后序加工的选择性的保护膜，作为电绝缘的绝缘膜，器件制作区的外延层，起电气连接作用的金属膜等。
8、掺杂：是指将需要的杂质掺入特定的半导体区域中以达到改变半导体电学性质，形成PN结、电阻、欧姆接触等各种结构的目的。
9、系统功能设计：是最高一级的设计，主要是指根据所设计系统的要求（包括芯片的功能、性能、尺寸、功耗等），进行功能划分和数据流、控制流的设计，完成功能设计。
10、逻辑设计：是指确定满足一定逻辑功能的由逻辑单元组成的逻辑结构，其输出一般是网表和逻辑图。
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集成电路设计作业三
姓名：赵庆超 学号：20071201297 学院：07级通信二班
1. 画出MOSFET 的基本结构。
MOSFET 的基本结构为：
2. 写出MOSFET 的基本电流方程。
I DS =εox μW /t ox L [(V GS -V T )V GS -0.5V GS 2
] 3. 什么是MOS 器件的休效应？
通常情况下，衬底是接地的，但源极未必接地，它将影响V T 值，称为体效
应。
4.说明L 、W 对MOSFET 的速度、功耗、驱动能力的影响？ 减小L 和t ox 将提高MOSFET 的电流控制能力；减小W 将降低MOSFET 的电流
控制能力和减小输出功率；同时减小L 、t ox 、和W ，可保持I DX 不变，但将导 器件占用面积的减小和电路集成度的提高。
5.MOSFET 按比例收缩后对器件特性有什么影响？
Scaling-down 对MOSFET 速度的影响：
（L ↓,W ↓,t ox ↓）I DS ↓
V DD ↓ }
所以，R 基本不变，但是：
（L ↓,W ↓，t ox ↓）[C G =C gs +C gd =εWL /t ox
]↓ 所以，器件尺寸连同V DD 同步缩小后，器件的速度是提高的。