数电实验计数器电路

数电实验计数器电路 SANY标准化小组 #QS8QHH-HHGX8Q8-GNHHJ8-HHMHGN#

实验5 计数器实验电路

1实验目的

掌握计数器的工作原理及特性

采用触发器及集成计数器构成任意进制计数器 2实验仪器与元器件 实验仪器

数字电路实验箱、数字万用表、示波器 2.2 芯片 74LS00/74ls04 74LS48 74LS161 共阴数码管 电位器 电阻等其它元件若干 3预习要求 预习计数器相关内容。 作出预习报告。 4实验原理

计数器是用来实现计数功能的时序部件,它能够计脉冲数,还可以实现定时、分频、产生节拍脉冲和脉冲序列等。计数器的种类很多，按时钟脉冲输入方式的不同，可以分为同步计数器和异步计数器。按进位体制不同，可以分二进制和非二进制计数器。按计数的增减趋势，可分加法或减法计数器等。目前，无论是TTL 还是CMOC 集成电路，都有品种齐全的中规模集成计数电路。作为使用者可以借助器件手册提供的功能表和工作波形以及引脚分布图，就能正确地使用这些器件。 异步计数器 异步计数器是指计数脉冲不是直接加到所有触发器的时钟脉冲端。这样，当一个计数脉冲作用后，计数器中某些触发器的状态发生变化，而其它触发器保持原来状态，即计数器中各触发器状态的更新与输入时钟脉冲异步。

在设计模为整数N 的异步计数器时，如果K N 2=，则为二进制计数器，例如设计一个

4位二进制计数器，1624==N ，K=4，用4个触发器级联即可。如果N 不等于2的整次幂，则是非二进制计数器，这时，可将N 写N=1*2N K

其中1N 为奇数,这样由模为K 2和模为1N 的两个计算器级联而成,其中模为1N 的计数器通常用反馈的方法构成.例如设计一个异步十进制计数器,可令K 2=12,N =5,就是用一个模2计数器. T '触发器,+写出各触发

的变化规律，直接写出各触发器控制输入端的逻辑方程，最后画出逻辑电路图。例如设计一个同步十进制加法计数器，其状态转换表如表所示。采用双JK 触发器74LS76，通过分析状态转换表，可得到各触发器控制输入端的逻辑方程如下。

（1）第一位触发器0Q ，每来一个时钟脉冲CP ，其状态翻转一次，则100==K J 。

（2）第二位触发器1Q ，在10=Q 时，来一个时钟脉冲CP ，其状态翻转一次，而在13=Q 时不翻转，故301Q Q J =，.01Q K =。

（3）第三位触发器2Q ，在时再来一个101==Q Q 时钟脉冲CP 其状态就翻转，故

0122Q Q K J ==。

（4）第四位触发器3Q ，在1012===Q Q Q 时，再来一个钟脉冲CP 其状态就翻转，并在第十个CP 触发后，5进制异步计数4位二进制计数LD 是预置数控制端，A 、B 是计数使能（控制）端，RCO （D C B A Q Q Q ETQ =辑功能见表

表

74LS161的功能表

Vcc RCO QA QB QC QD ET LD R D

CP

A

B

C D EP

GND

根据表可知, 74LS161具有下列功能.

①异步清零 当R D =0时,不管其它输入端的状态如何

(包括时钟信号CP),计数器输出将被直接置零,称为异

步清零。 ②同步并行预置数 当R D =1，LD=0、时钟脉

冲CP 的上升沿到达时，不管其它控制信号什么状态，A 、B 、C 、D 输入端的数据将分别被Q A ~Q D 所接收。如果

没有时钟脉冲上升沿到达，尽管LD=0也不能将预置数

据置入Q A ~Q D 。所以这个置数操作要与CP 上升沿同步，

且A~D 的数据同时置入计数器，称为同步并行预置数。

③保持 在R D =LD=1的条件下，当ET ·EP=0,即两个计数使能端中有0时,不管有无CP 脉冲作用,计数器都将保持原有状态不变,停止计数，需要说明的是，当EP=0，ET=1时，进位输出RCO 也保持不变。而当ET=0时，不管EP 状态如何，进位输出RCO=0。 ④计数 当RD=LD=EP=ET=1时，随着CP 脉冲，按8421码循环计数。当计数状态达到1111时，其RCO=1产生进位输出。 用集成计数器构成任意进制计数器 虽然集成计数器的种类很多，也不可能包罗任意进制的计数器，当需要用到某进制的计数器时，可以利用计数器所特定的功能外加适当的电路来构成。下面介绍两种情况的实现方法，其一是反馈清零法，其二是反馈置数法。 4.4.1反馈清零法

反馈清零法用于有清零输入端的集成计数器。当计数器的清零端加低电平时，不管计数器处于状态，计数器回到全零状态。又可以重新进行计数。如图所示。就是用反馈清零法将74LS161构成九进制加计数器。工作原理自行分析。

4.4.2反馈置数法 反馈置数法适用于具有预置数功能的集成计数器。对于具有同步预置数功能的计数器来说，在计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈到预置数控制端，当下一个CP 脉冲作用后，计数器就会把预置数输入信号状态置入输出端，预置信号消失后，计数器就从被置入的状态开始重新计数。如图所示，采用反馈置数法，，工作原理自行分析。

测试中规模集成计数器

74LS161的逻辑功能自拟实验步骤以及测试中规模集成计数器74LS161的逻辑功能用的表格。

用74LS161构成10进制的加法计数器，并进行数码显示。

（1）画出逻辑电路图

（2）自拟实验步骤以及测

试10进制加法计数

的表格。

5.3时钟脉冲由多谐振荡器产生，并且能够在一定范围调节振荡器的频率。

6实验报告及思考题

整理实验数据，记录实验结果。

写出用74LS161构成10进制的加法计数器的分析过程以及多谐振荡器的工作过程。

在实验中出现的问题进行分析。