实验五 时序逻辑电路实验

实验五 触发器和时序逻辑电路

一、实验目的

1．熟悉并验证触发器的逻辑功能和触发方式。 2．掌握集成触发器的使用方法和逻辑功能的测试方法。 3．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验原理及实验资科

1．带清除和预置端的高速CMOS 双JK 负沿触发器74HC112外引线排列见图。

74LS161（74LS163）外部引脚图

2．二进制（十六进制）计数器74LS161（74LS163）

74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表如下。

74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图所示。

三、实验内容与步骤 (一) TTL JK 触发器 1．复位、置位功能

将触发器芯片的一个J 端，一个K 端、R D 和S D 端各接到实验箱的一个“0”、“1”电平开

关上(其余J ，K 端浮空)，CP 接到实验箱的常"1"单次脉冲按钮开关上，Q 和Q 各接到一个电平指示灯上。接通芯片电源。操作电平开关，完成下表规定的实验内容。注意，在做表中第5行实验时，先将R D 和S D 接到同一个“0”、“1”电平开关上。操作完成后恢复原来的接线。记录时对第3～5行可作简要的文字说明。

74HC112外引线排列图

74HC112复位、置位功能

2．逻辑特性

接线同1。操作电平开关和单次脉冲按钮开关，完成下表规定的实验内容，其中Q n状态通过操作R D和S D的电平开关实现。实验时注意这些开关的操作顺序，并观察Q n+1的出现对应CP脉冲的哪一个边沿(上升还是下降沿)，作好记录。

74HC112逻辑功能

（二）集成计数器实验

试用中规模集成计数器74LS161（74LS163）和与非门74LS00，设计一个十进制计数器，要求分别使用反馈置数、反馈清零两种方式进行设计。电路的状态转换如下图所示。

00000001001000110100

10011000011101100101

实验要求：①根据选择的芯片完成电路的设计并画出电路图；

②连接电路，选择适当时钟输入方式及频率，用发光二极管或数码管观察计数

过程，并记录状态转换规律。

3．思考题：

（1）触发器的基本性质是什么？

（2）JK触发器实现二分频工作时，其J、K端应处于什么逻辑状态?还有其它连接方式可供选择吗?举例说明。

（3）集成计数器的同步清零和异步清零有和区别？