JESD204B character 传输协议讲解(简单透彻)
了解JESD204B规范的各层——从高速ADC的角度出发
了解JESD204B规范的各层——从高速ADC的角度出发Jonathan Harris【期刊名称】《中国电子商情·基础电子》【年(卷),期】2016(000)006【总页数】5页(P39-43)【作者】Jonathan Harris【作者单位】ADI公司【正文语种】中文随着高速ADC跨入GSPS范围,与FPGA(定制ASIC)进行数据传输的首选接口协议是JESD204B。
为了捕捉频率范围更高的RF频谱,需要宽带RF ADC。
在其推动下,对于能够捕捉更宽带宽并支持配置更灵活的SDR(软件定义无线电)平台的GSPS ADC,高速串行接口(在此情况下即JESD204B)是必不可少的。
JESD204B标准是一种分层规范,了解这一点很重要。
规范中的各层都有自己的功能要完成。
应用层支持JESD204B链路的配置和数据映射。
传输层实现转换样本与成帧未加扰八位字之间的映射。
加扰层可以选择性地获取八位字并进行加扰或解扰,以便通过延展频谱尖峰来降低EMI效应。
加扰在发送器中完成,解扰在接收器中完成。
在数据链路层中,可选加扰的八位字编码成10位字符。
该层也是产生或检测控制字符的地方,目的是监视和维护通道对齐。
物理层即串行器/解串器(SERDES)层,负责以线路速率发送或接收字符。
该层包括串行器、驱动器、接收器、时钟和数据恢复电路。
图1显示了这些层在JESD204B中的安排。
为了更好地理解该规范,详细阐释各层对了解ADC样本如何映射到8B/10B串行字是有好处的。
通过应用层可以实现特殊用户配置,以及将采样数据映射到典型JESD204B规范之外。
这样便能更有效地使用该接口来降低功耗并获得其它好处。
必须注意:发送器(ADC)和接收器(FPGA)均须采用此类特殊配置。
接收器和发送器必须以相同方式进行配置,以便正确传输和解读数据。
对于需要以不同于N'(每个样本传输的位数)的样本大小传输数据的ADC,以独特方式配置应用层可能有利。
jesd204b_FPGA实现
jesd204b_FPGA实现JESD204B CLASS 1 简介与FPGA的实现说明:本文主要分析jesd204b CLASS 1 协议及在FPGA的实现1、什么是JESD204B协议标准JESD204B是一个实现高速ADC/DAC数据传输和多ADC/DAC 同步的标准。
JESD204标准于2006年初次发布,经过2次修订,最新版本是JESD204B。
最初单条LAN的传输速度从3.125Gbps提升到12.5Gbps,最新标准中最重要的是加入了实现确定延迟的部分。
电气特征部分:定义源端阻抗与负载阻抗为100 ?±20%;可采用AC/DC偶合方式,具体AC、DC特性可参考JESD204B规范第4章。
2、为什么要重视JESD204B标准当前ADC/DAC主要采用CMOS和LVDS接口电平。
在数据速率不断提高时CMOS接口电路的瞬态电流会增大,导致更高的功耗。
虽然LVDS的电流和功耗依然相对较为平坦,但接口可支持的最高速度受到了限制。
这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。
图1显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗要求。
图1 采样率与驱动方式VS功耗从图1可知在大约150 – 200 MSPS和14位分辨率时,就功耗而言,CML输出驱动器的效率开始占优。
CML 的优点是:因为数据的串行化,所以对于给定的分辨率,它需要的输出对数少于LVDS和CMOS驱动器。
JESD204B接口规范所说明的CML驱动器还有一个额外的优势,因为当采样速率提高并提升输出线路速率时,该规范要求降低峰峰值电压水平。
同样,针对给定的转换器分辨率和采样率,所需的引脚数目也大为减少。
表1显示采用200 MSPS转换器的三种不同接口各自的引脚数目,转换器具有各种通道数和位分辨率。
在CMOS和LVDS输出中,数据用作每个通道数据的同步时钟,使用CML输出时,JESD204B数据传输的最大数据速率为4.0 Gbps。
基于JESD204B协议的ADC高速串行接口设计与实现
• 130•引言:在第五代移动通信中,高性能ADC 、DAC 器件是其发展的核心器件。
随着高速ADC 器件的发展,采样率已跨入GSPS 范围,采样精度也提升到了14bit 甚至16bit 。
随着采样速率的不断提高,数据位宽的逐渐加大,基于LVCOMS 、LVDS 的并行ADC 、DAC 传输技术暴露出信号同步困难,偏移大,抗干扰能力弱,布局布线困难等问题。
研制更新型的高速接口成为了解决问题的关键。
由JEDEC 国际组织推出的JESD204B 系列协议成为解决高速转换器和FPGA 之间数据传输问题的接口协议。
与传统的并行总线相比,JESD204B 高速串行接口具有以下优势:(1)提高了数据传输速率;(2)减少了引脚数目,使ADC 的封装变小;(3)简化了布局布线;(4)使用了CML 电平后,功耗更小。
目前,以ADI 、TI 为代表的众多厂家已生产了多款具有JESD204B 接口的高速AD ,同时,FPGA 公司XILINX 和Altera 就JESD204B 接口提供了专门的IPcore 供用户使用。
本文以A D 9680芯片为例,该芯片为一款双通道,支持最高采样率为1.25GSPS ,精度为14bits 的ADC ,详细描述了基于XILINX 公司KU 系列FPGA 的JESD204B IP Core 的逻辑实现,完成仿真验证,并在硬件电路板上完成实测,结果正确,可满足工程使用要求。
1 JESD204B协议1.1 协议简介JESD204B 协议结构可分为应用层、传输层、链路层、物理层,如图1所示。
物理层即串行/解串层,负责以线路速率发送或接收字符。
链路层主要完成8B/10B 编解码以及加/解扰码等功能。
传输层负责将数据组帧或解帧。
应用层支持对链路进行配置和数据收发。
1.2 帧填充J E S D 204B 协议规定,A D C 采样位宽不足16bit 时,低位需补随机数至16bit ,完成组帧操作再进行8B/10B 编码。
JESD204B协议的高速串行转换器接口
JESD204B协议的高速串行转换器接口田瑞;刘马良【摘要】为减少引脚数,降低封装成本和尺寸,简化系统设计,电子器件工程联合委员会提出了一种高速串行接口协议JESD204B.文中呈现了该接口收发机控制器的具体实现方案,并且基于Xilinx的现场可编程门阵列中的高速串行收发器GTH,在6.25Gbit/s的数据速率下完成了4个通道的JESD204B接口收发机控制器的验证.%In order to reduce the pin count,the cost and size of packaging,and complexity of system design,a high speed serial interface protocol named JESD204B has been proposed by the JEDEC committee.This paper presents a specific implementation scheme of the transceiver controller based on this protocol.The implemented controller of the transceiver with 4 lanes has been verified with the high speed serial transceiver Xilinx FPGA GTH under a data rate of 6.25Gbit/s.【期刊名称】《西安电子科技大学学报(自然科学版)》【年(卷),期】2017(044)004【总页数】6页(P69-74)【关键词】JESD204B实现;高速串行传输;现场可编程门阵列;转换器;数据采集系统设计【作者】田瑞;刘马良【作者单位】西安电子科技大学微电子学院,陕西西安 710071;西安电子科技大学微电子学院,陕西西安 710071【正文语种】中文【中图分类】TN911.73转换器的分辨率和采样率随着对高数据速率应用需求的增加而不断增加,为减少封装成本,降低功耗,使印刷电路板走线更加容易以及实现与光纤通信系统的灵活链接,必须用高速串行接口(High Speed Serial Interface, HSSI)取代转换器传统的并行数据接口[1].因此,电子器件工程联合委员会(Joint Electron Device Engineering Council,JEDEC)提出了JESD204B协议.最初版JESD204在2006年发布,在2008年经过第1次修订成为JESD204A,此版本在JESD204的基础上添加了一些新的特性.JEDEC在2011年第2次修订并发布了最新版本JESD204B.笔者提出了JESD204B协议HSSI收发机控制器的具体设计方案,收发机控制器兼容3种子类,且支持确定性延时.最后,基于Xilinx现场可编程门阵列(Field Programmable Gata Array,FPGA)中的高速串行收发器GTH,在 6.25 Gbit/s 的数据速率下完成了4个通道的JESD204B接口收发机控制器的验证.文中使用的开发工具为Vivado 2015.1集成开发套件,验证平台为Xilinx 的KintexUltraScale系列开发板KCU105.验证结果表明,文中所设计的收发机控制器可准确实现JESD204B协议通信.JESD204B是一个定义转换器和FPGA或数字信号处理器之间通信的串行数据链路协议.该协议使用HSSI替代转换器传统的并行接口.JESD204B将整个HSSI 系统分为3层[2]: 传输层、数据链路层和物理层.文中集中在数字部分设计,即传输层和数据链路层的设计.对于发送机传输层,它将数据流映射成按照链路配置参数预先定义的帧形式,之后将该格式化的数据经过物理层通道发送出去.对于接收机传输层,它将物理层接收到的帧数据进行解析恢复成原始数据.通道的数量取决于应用层的需要以及通道数据速率.数据链路层负责转换器和FPGA数字信号处理模块之间的链路初始化,并且数据链路层可在用户数据传输阶段进行链路的监控,以特定机制在用户数据传输阶段确保发送机和接收机的同步.此外,JESD204B通过一组本地多帧时钟(Local MultiFrame Clock, LMFC)和帧时钟(Frame Clock, FC)实现确定性延时.发送机和接收机在各自的时钟域根据链路配置情况产生LMFC,通过外部时钟模块产生的同一个SYSREF信号来同步发送机和接收机的LMFC.之后,发送机和接收机将其上升沿作为基准时序参考,从而实现发送机链路和接收机链路的精确时序系统同步.可以发现,确定性延时受LMFC同步精度的影响.1.1 JESD204B接口设计方案单通道的JESD204B收发机控制器结构框图如图1所示,发送机和接收机各自包含1条数据通路和时序控制器[3].1.2 链路参数和时序控制器JESD204B定义了一系列时钟信号,包括器件时钟(fdeviceclock)、采样时钟(fsampleclock)、帧时钟(fframeclock)、多帧时钟(flocalmultiframeclock)、字符时钟(fcharacterclock)和位时钟(fbitclock).这些时钟之间的关系如下:其中,F是每帧的字节数,K是每个多帧的帧数,S是每个转换器每帧要发送的样本数.根据协议,1个8 bit的字符经过8B10B编码成为1个 10 bit 的字符.每个通道数据位宽选择为 32 bit,经过4个8B10B模块编码成 40 bit 数据.每个通道速率为 6.25 Gbit/s,对于一个 16bit 1.25 GS/s (每秒的采样点数)的模数转换器(Analog-to-Digital Converter, ADC),可计算出其字符时钟为其中,R表示物理通道数据率,M表示并行数据.设置F=1,K=32,可计算出其中,L是物理层的通道数.因为通道速率为6.25 Gbit/s且每个通道数据位宽为32 bit,所以控制端处理数据的频率为 156.25 MHz,同时因为采样率为 1.25 GS/s,所以采样时钟为最大帧时钟频率 (F=1 时)的8倍,控制端要在1帧时钟的时间内处理8个样本数据,即S=8.显然,ADC的数据输出量远远大于单通道串行数据流所能发送的数据量,所以,JESD204B协议中支持单链路多通道来提高数据吞吐量.文中在仿真验证时,伪随机二进制序列(Pseudo Random Binary Sequence,PRBS)数据输入频率为156.25 MHz,单个通道速率设置为 6.25 Gbit/s,且 L=4,F=9,K=16.发送机时序控制器包括SYSREF采样模块以及FC/LMFC模块,SYSREF采样模块根据外部同步信号SYSREF(子类1)、SYNC复用(子类2)或系统复位信号(子类0)产生FC/LMFC复位信号,复位FC/LMFC计数器.以FC/LMFC的上升沿作为发送机控制器的时序基准完成帧组装,控制字节产生/替换,ILAS序列发送.接收机时序控制器包括LMFC复位信号产生模块、LMFC模块、错误与意外控制码检测模块和代码组同步(Code Group Synchronization,CGS)状态机.LMFC复位信号不仅可根据外部同步信号产生(与发送机类似),同时也根据CGS状态机的状态来产生,实现LMFC计数器的复位,从而同步收发机LMFC.以LMFC上升沿作为接收机时序基准,实现通道buffer数据的输出和对齐.CGS状态机的状态转移图如图2所示,维护有/K/码计数器Kcounter,有效码计数器Icounter,无效码计数器Vcounter,对齐错误计数器Alignerrorcounter.接收机根据接收到的码字情况和通道buffer的状态,判断是否要求系统重新同步建立链路.接收机出现以下错误时,会拉低SYNC请求重新同步:(1) 多帧对齐监控/A/,出现7个对齐错误;(2) 通道buffer溢出;(3) 出现3个以上无效码(包括非表内字符、极性错误、意外控制字符).对于不需要重新同步的错误,则通过在下一个LMFC前拉低SYNC信号F/2的时间将其报告出来.1.3 数据通路1.3.1 传输层传输层即帧组装或解帧模块,发送机帧组装模块根据FC将数据流映射成按照链路配置参数预先定义的帧形式,与传输层相关的参数有F、S、CS(帧中控制位位数)、T(帧中结束位位数)和L,帧的大小可由用户自定义,因此可减少硅片面积,功耗,并且简化设计.帧组装可通过添加控制位和结束位实现,可在单个样本的末尾添加,也可先排列所有样本数据,把控制字节和尾字节统一添加到一帧数据的末端.具体可根据应用需要来选择.1.3.2 8B10B编解码数据通路采用8B10B编解码,保证了直流平衡,使得物理层可从数据流中准确恢复出位时钟信号,而且可生成固定控制字符[4].该模块采用流水线的设计,在组合逻辑中穿插了若干寄存器来提高工作效率.8B10B模块的设计是系统设计的关键,决定了JESD204B接口收发机控制器的最高频率,所以必须尽可能去优化该模块.1.3.3 扰码/解扰为避免相同字节的连续传输在模拟域引入杂散频谱,影响数据传输的正确性,JESD204B引入加扰算法扩展频谱尖峰,消除电磁干扰效应.但是加扰模块会对转换器中其他模块产生一些转换噪声,所以,JESD204B接口中该模块为可旁路模块,且仅在数据传输阶段加解扰,可自行同步.1.3.4 ILAS序列发生器JESD204B数据流如图3所示,包括连续/K/码的代码组同步(CGS)、若干同步代码序列的初始通道同步(Initial Lane Alignment Sequence, ILAS),用户数据传输(User Data)这3个阶段.该模块在JESD204B系统中初始化数据链路.接收机根据/K/码在串行数据流中定位对应代码组,根据ILAS序列找到帧头、帧尾,并对齐不同通道的数据流.该模块可产生不少于4个包含同步控制字符,链路配置数据和填充数据的多帧序列.1.3.5 控制字符产生/检测和替换发送机控制字符产生/替换模块在FC/LMFC上升沿,根据特定规则,在数据流中插入控制字符/F/或/A/.接收机控制字符检测/替换模块,通过监测这些控制字符,来判断链路是否同步,并还原数据.1.3.6 测试模式文中所设计的JESD204B接口收发机控制器支持两种测试模式,以实现接口的调试.在测试模式1时,可连续发送/K/码; 在测试模式2时,可连续发送ILAS序列.系统可报告出控制码错误数量、发送的多帧数量以及ILAS序列数量.文中使用的开发平台为Xilinx的KintexUltraScale 系列开发板KCU105,其FPGA芯片上集成了20个高速收发串口GTH,最高线速率支持 16 Gbit/s,它可以作为JESD204B接口的物理层.开发工具使用的是Vivado集成开发套件[5].该JESD204B接口收发机控制器的行为仿真数据流如图4所示.从仿真图中可清楚地看到CGS、 ILAS和DATA这3个阶段,以及通道对齐和确定延时释放的过程.将发送端和接收端组成系统验证的FPGA工程框架如图5所示.GTH使用的参考时钟为 156.25 MHz,共有4个通道,每个通道的数据位宽为 32 bit,经过各自通道的8B10B编码变为 40 bit,然后4个通道的 160 bit 的数据经过4个GTH变为8个差分电通道传输,将这8个差分电通道用FMC连接板在FPAG开发板外和接收端链接回环,形成物理层通路,正确配置GTH的参数[6],使其稳定工作在6.25 Gbit/s.图6是将该工程的bit文件烧录到FPAG中,使用Vivado的在线调试工具debug抓取出JESD204B发送端和接收端数据流中的几个关键信号.从图6可以看到,因为物理通道的延迟不一样,各个通道的数据到达接收端时不同步,在经过JESD204B接收端控制器时,实现了数据的对齐和正确解析,以及确定性延时.笔者在验证平台上建立了4个通道,单通道串行数据速率为 6.25 Gbit/s 的稳定数据链接,且输入到输出延时确定,即所设置的LMFC.笔者提出了JESD204B协议的HSSI收发机控制器的具体实现方案,并且基于Xilinx FPGA中的高速串行收发器GTH,在 6.25 Gbit/s 的数据速率下完成了4个通道的该接口收发机控制器的验证,准确实现了JESD204B协议通信.JESD204B 接口支持更高的传输速度,拥有更小的引脚数目,可简化系统设计,在未来将会成为高速接口的主流.【相关文献】[1] 张峰, 王战江. 基于JESD204协议的AD采样数据高速串行传输[J]. 电讯技术, 2014, 54(2): 174-177.ZHANG Feng, WANG Zhanjiang. High-speed Serial Transmission for AD Capture Data Based on JESD204 Protocol[J]. Telecommunication Engineering, 2014, 54(2): 174-177.[2] JEDEC. Serial Interface for Data Converters: JESD204B.01[S]. Arlington: JEDEC, 2012.[3] WIDMER A X, FRANASZEK P A. A DC Balanced, Partitioned Block, 8B/10B Transmission Code[J]. IBM Journal of Research and Development, 1983, 27(5): 440-451.[4] XILINX. JESD204 v6.2 LogiCORE IP Product Guide[M]. San Jose: Xilinx, 2015: 31-120.[5] XILINX. Ultra-scale Architecture GTH Transceivers User Guide[M]. San Jose: Xilinx, 2015: 8-120.。
jesd204b协议传输层采样下的单通道映射
jesd204b协议传输层采样下的单通道映射
传输层
数据传输层的主要功能将AD转换器采样的数据映射成8bit位宽的字节数据。
先将所有的采样数据线性的排开,然后添加控制字和控制位得到words,也可以选择不加控制字和控制位,则words和之前排列的采样数据相同,添加控制字和控制位有两种方法,第一种在每一个采样点的末尾添加控制位;第二种不在采样点末尾添加控制位,在所有采样点的末尾添加一个控制字,控制字里面的控制位对应前面的采样点。
通过添加tail将words进行扩展,使每一个word的位数为N΄位,这个值是4的倍数,控制字不需要扩展。
最后将数据划分得到L*F个字节,对应L个通道。
在下面会详细介绍。
JESD204B数据映射可以由一下几个参数控制:
a)L:AD转换器所拥有的链路数量。
b)M:AD转换器中的转换单元数量。
c)F:每一帧数据中的字节个数。
d)N:AD转换器的分辨率。
e)N΄:每个样本被封装之后的位数。
f)CS:控制位数
g)K:每个多帧的帧数,1到32之间的整数。
h)S:每帧数据中的采样点数
i)HD:高密度模式,HD=0时,单一的采样数据只会在某一个链路上面传输;HD=1时,采样数据会被拆分在多个LANE传输。
j)CF:控制字个数,每一个控制字是8位的数据。
k)T:tail bit
JESD204B数据映射按照S的取值分为两种情况:正常采样情况下的数据映射和过采样情况下的数据映射。
当S=1,是正常采样情况下的数据映射;当S》1,是过采样情况下的数据映射。
正常采样情况下,帧时钟等于采样时钟;过采样情况下,采样时钟是帧时钟的S。
JESD204B是什么-JESD204B种类
JESD204B是什么?JESD204B种类
JESD204B是什么
JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。
随着ADC/DAC 采样速率的不断提高,数据的吞吐量也越来越大,对于500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,而采用传统的CMOS和LVDS已经很难满足设计要求,这个时候,JESD204B应运而生。
现在各大厂商的高速ADC/DAC上基本都采用了这种接口。
使用JESD204B接口的原因
◾不用再使用数据接口,时序控制简单
◾不用担心信道偏移
◾不用再使用大量IO口,布线方便
◾多片IC同步方便
◾减少了PCB布板空间
◾减小了器件的引脚和封装大小
JESD204B与其他接口的对比表
JESD204B种类
JESD204B包括3个子类,分别是子类0,子类1,子类2。
三个子类主要是根据同步方式的不同划分的。
子类0兼容JESD204A,子类1使用SYSREF同步,子类2使用SYNC进行同步。
只有子类1和子类2支持确定性延迟——发送端到接收端之间的链路延迟固定。
分层规范
大部分的ADC和DAC都支持子类1,JESD204B标准协议中子类1包括:传输层,链路层,物理层。
在少部分资料中也会介绍含有应用层,应用层是对JESD204B进行配置的接口,在标准协议中不含此层,只是为了便于理解而添加的一个层。
传输层负责将采样数据。
JESD204B协议规范-名词术语-中文版翻译
JESD204B协议规范-名词术语-中文版翻译一、术语和定义8B / 10B代码:参考文献1第36.2.4节中规定的面向DC平衡八位字节的数据编码。
(参考文献。
IEEE 802.3)ceil(x):大于或等于x的最小整数。
character:由八位字节的8B / 10B编码产生的符号。
注1:虽然所有八位字节都可以编码为数据字符,但某些八位字节也可以编码为控制字符。
注2:根据运行差异,相同的字符可能存在两个不同的代码组。
字符时钟:用于对8B / 10B字符或八位字节进行排序的信号。
时钟发生器:用于为JESD204B系统中的各种器件生成同步,相位对齐器件时钟的电路。
注:时钟发生器电路可以包括一个或多个时钟发生器设备,但它们必须使用公共源时钟。
代码组:一组十位,在表示数据时,传送一个八位字节。
(参考IEEE 802.3)控制接口:用于在转换器设备和逻辑设备之间和/或在设备和更高层应用程序级别之间传递信息(通常是状态和控制信息)的特定于应用程序的接口。
注:控制接口的详细信息超出了本标准描述的串行接口的范围。
转换时钟:用于定义转换器中模拟采样时刻的信号。
注:通常转换时钟与采样时钟相同,但内插DAC或抽取ADC的情况除外,其中转换时钟比采样时钟快。
在所有情况下,转换时钟都来自器件时钟。
转换器:模数转换器(ADC)或数模转换器(DAC)。
注:在本标准中,假设转换器通过单个数字样本流接口。
转换器设备:包含一个或多个转换器的组件包。
注:本标准规定了一个逻辑器件与一个或多个转换器器件之间的相互作用。
数据链路:由两个设备的部分和互连数据电路组成的组件,由一个链接协议控制,使数据能够从数据源传输到数据接收器。
(ANSI T1.523-2001中“终端”替换为“设备”。
)descrambler:扰码器的倒数注:解扰器输出是一个信号,恢复到进入相关扰码器时的状态,前提是没有发生错误。
设备时钟:设备必须从中生成本地时钟的主时钟信号。
jedec jesd204b标准
JESD204B是由JEDEC(全球半导体行业标准组织)制定的一项重要的数据转换接口标准,它为高速数据转换器和FPGA/ASIC的互连提供了统一的接口标准。
本文将从以下几个方面介绍JESD204B标准的相关内容。
一、JESD204B标准的背景JESD204B标准的制定是为了解决高速数据转换器和FPGA/ASIC之间的数据传输问题。
在传统的数据转换系统中,数据转换器和FPGA/ASIC之间的接口通常采用并行接口,存上线束复杂、同步困难、时序容忍度低等问题。
而JESD204B标准的推出,使得数据转换器和FPGA/ASIC之间的接口变得更加简单、稳定和可靠。
二、JESD204B标准的特点1. 高速传输:JESD204B标准支持高达12.5Gbps的数据传输速率,能够满足当前高速数据转换器和FPGA/ASIC之间的大容量数据传输需求。
2. 灵活配置:JESD204B标准支持灵活的配置选项,可以根据系统需求进行数据帧长度、线路时钟控制、误码率监测等参数的配置。
3. 低功耗:JESD204B标准在设计时充分考虑了功耗的优化,能够在保证高速数据传输的降低系统的功耗消耗。
4. 高可靠性:JESD204B标准采用了多种差错检测和纠正技术,能够提高数据传输的可靠性,保证数据的完整性。
三、JESD204B标准的应用JESD204B标准已经成为当前高速数据转换系统中的主流接口标准,广泛应用于通信、雷达、医疗、航空航天等领域。
通过JESD204B标准,MCU、FPGA、模数转换器和数模转换器等设备得以快速连接,实现了数字信号的高速传输和处理,为现代电子系统的性能提升提供了重要技术支撑。
四、JESD204B标准的发展趋势随着科技的不断进步和电子产品的不断发展,JESD204B标准也在不断完善和发展。
未来,JESD204B标准将更加关注数据传输的低延迟和高可靠性,支持更高速率的数据传输,更广泛的应用领域,更加开放的生态系统等方面进行进一步的发展和完善。
jesd204b协议相关知识介绍
jesd204b协议相关知识介绍
1.什么是JESD204B
该标准描述的是转换器与其所连接的器件(一般为FPGA和ASIC)之间的数GB级串行数据链路,实质上,具有高速并串转换的作用。
2.使用JESD204B接口的原因
1. 不用再使用数据接口时钟(时钟嵌入在比特流中,利用恢复时钟技术CDR)
2. 不用担心信道偏移(信道对齐可修复此问题,RX端FIFO缓冲器)
3. 不用再使用大量IO口,布线方便(高速串行解串器实现高吞吐量)
4. 多片IC同步方便
4 。
关键变量
M:converters/device,转换器(AD/DA)数量
L:lanes/ device(link),通道数量
F:octets/frame(per lane),每帧的8位字节数
K:frames/multiframe,每个多帧的帧数
N:converter resolution,转换器分辨率
N’:total bits/sample,4的倍数,N’=N+控制和伪数据位。
S:samples/converter/frame cycle,每个转换器每帧发送的样本数。
当S=1时,帧时钟=采样时钟
CS:control bits/sample
CF:control words/frame cycle/device(link),通常只在HD=1时使用。
5. subclass0~2确定延迟
subclass0:不支持确定延迟;
subclass1:SYSREF,(AD9370支持的是子类1,IP核默认也是子类1 ),利用确定延迟来对齐多片IC。
什么是JESD204B标准
1.引言涉足使用的高速数据捕获设计的人可能都听说过新JEDEC标准这个时髦术语:JESD204B。
最近,许多工程师联系,要求获得JESD204B接口的相关资料,包括它与FPGA 如何工作,以及如何让其设计更容易实现。
那么,JESD204B到底是什么呢?本文将讨论JESD204B标准的发展过程,以及它对系统设计工程师的意义。
2.是什么导致了JESD204B标准的出现?大约十年以前,高速数据转换器的设计师们从使用传统单端CMOS接口,转向使用差动LVDS 接口,因为后者实现了更高的数据速率。
(CMOS接口速率被限制在约200Mbps 。
)LVDS 接口还改善了路和电源的噪声。
这种接口的缺点是在低采样速度下功耗更高。
这便给了CMOS接口一个存在的理由,直到今天人们仍然在使用。
但是,随着()的发展,其要求更快的采样速率和更高的通道密度,行业要求使用比并行LVDS 更快速、功效更高的数字接口。
为了克服这个挑战,2006 年4月,JEDEC制订并批准了一种真正的串行接口(称作JESD204)。
JESD204 接口被定义为一种单通道、高速串行链路,其使用高达3.125 Gbps 的数据速率把单个或者多个数据转换器连接至数字逻辑器件。
它需要向转换器和FPGA 发送一个公共帧,以对帧进行同步。
由于仅支持一条通道和一条串行链路,因此JESD204很快便被认为并不如之前希望的那样有效。
所以,在2008 年4月,该标准被修订为JESD204A。
JESD204A扩展了对多条对齐通道和多点链路的支持,但是最大速度仍然被限定在3.125 Gbps。
这成了2011 年7月订制JESD204B标准的推动力,其旨在克服几种不同的系统设计问题。
除将支持数据速率从3.125 Gbps 提高至12.5 Gbps以外,它还通过添加确定性延迟功能大大简化了多通道同步。
3.什么是JESD204B标准?JESD204B最高支持12.5 Gbps 的接口速度,使用器件时钟代替之前使用的帧时钟,并且拥有三个不同的子类。
JESD204B是什么?JESD204B种类
JESD204B缺点
JESD204B也有其不足之处,首先是增加了接口的传输延时,其次是其需
要特殊的时钟电路导致更复杂的电路设计。
关于JESD204B串行接口时钟需求及其实现方法敬请关注下期文章。
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数据传输速率非常高,这些模块常常采用定制单元设计。JESD204和
JESD204A均支持最高3.125Gbps的速度。JESD204B规范支持三种可能的速
度等级。速度等级1支持最高3.125Gbps的速度,基于OIF-SxI5-0.10规范。
速度等级2支持最高6.375Gbps的速度,基于CEI-6G-SR规范。速度等级3
JESD204B是什么?JESD204B种类
JESD204B是什幺
JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。
随着ADC/DAC采样速率的不断提高,数据的吞吐量也越来越大,对于
500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,而采这个时候,JESD204B应运而
展。最后将数据划分得到L*F个字节,对应L个通道。
02
链路层
链路层主要包括扰码器加扰,链路建立,8b/10b编码三部分。链路建立主
要包括代码组同步(CGS),初始通道对齐序列(ILAS),用户数据。
03
物理层
在物理层中,数据进行串行化,8B/10B编码数据以线路速率发送和接
收。物理层包括串行/解串器(SERDES)模块、驱动器、接收器和CDR。由于
是根据同步方式的不同划分的。子类0兼容JESD204A,子类1使用
SYSREF同步,子类2使用SYNC进行同步。只有子类1和子类2支持确定
JESD204协议规范-正文-中文版翻译
4.7设备时钟(device clock)器件时钟(device clock)是JESD204B系统中每个单元的时序参考。
每个发送器和接收器设备必须从时钟发生器电路接收其设备时钟,该时钟发生器电路为源时钟,从一个共同源产生所有设备时钟。
设备时钟信号可以具有与帧或多帧的不同周期,并且设备负责从设备时钟周期生成帧时钟周期和/或多帧时钟周期。
器件时钟,帧时钟和多帧时钟频率之间允许的频率关系取决于JESD204B子类,如下所示:•子类0:由设备实现者指定。
•子类1:多帧周期应为设备时钟周期的整数倍。
•子类2:多帧周期应为设备时钟周期的整数倍。
另外,TX设备时钟周期应为RX设备时钟周期的整数倍,或者RX设备时钟周期应为TX设备时钟周期的整数倍。
4.8 帧时钟和本地多帧时钟(flame clock and local multiflame clock)帧时钟域形成应用层和JESD204链路层之间的接口。
对于数据以多帧排列的链路(对于支持确定性延迟的链路和/或具有多个通道的链路是强制的),多帧与这些设备中的(本地)多帧时钟(LMFC)的边沿对齐。
每个发送器和接收器设备必须接收一个单独的设备时钟信号,从中可以导出帧和多帧周期。
设备时钟可以以帧或多帧时钟的频率提供。
一个帧或多帧时钟不是直接提供给设备时钟输入,而是在设备内派生出来的,称为“本地”时钟。
如果多帧时钟是在一个设备中派生出来的,那么子类1设备的LMFC相位由采样SYSREF 输入决定,子类2设备的LMFC相位SYNC~的上升沿决定。
帧和多帧时钟应符合以下要求:•所有发送器和接收器设备的帧周期必须相同。
•所有发送器和接收器设备的多帧周期必须相同。
•JESD204系统中的所有帧时钟和多帧时钟必须从一个相同源时钟派生。
•在每个设备中,帧时钟和LMFC必须相位对齐。
•帧时钟和LMFC的相位应由检测到SYSREF信号处于激活状态的设备时钟边沿决定(对于第1子类设备)。
ADDAJESD204B简介与确定性延迟
ADDAJESD204B简介与确定性延迟毫无疑问,信息时代的标志是收集、处理和分发越来越大的数据块的需求呈现爆炸式的增长。
在通信网络领域,这意味着网络上连接的基础设施和组件需要更多带宽。
在医疗行业,这表现为来自扫描仪、X射线仪和其他设备的信息更为详细。
相应地,对带宽的这种快速增长进行测试与分析便意味着需要使用速度更快、容量更大的电子测试设备。
这种对数据的无止境需求导致JEDEC发布了针对数据转换器与逻辑器件之间高速串行链路的JESD204标准。
该标准的修订版B于2011年发布,此版本将串行链路数据速率提高到了12.5 Gbps,以满足当今世界基于转换器应用的更高带宽要求。
这些应用中的很大一部分都要求数据以两次电源周期之间已知且一致的延迟遍历整个系统。
这一概念称为“确定性延迟”,JESD204B标准对此要求同样有相关规定。
此版本发布前,需要实现确定性延迟的系统设计人员使用外部应用层电路来满足要求。
在JESD204B标准中引入了三个子类。
子类0向后兼容JESD204A标准,并且没有关于执行确定性延迟的相关规定。
子类1引入了一个外部参考信号(称为SYSREF),该参考信号为采样时序提供了一个系统级的基准。
子类2定义SYNC~信号如何用作采样时序的系统级基准。
采样时序基准在各种情况下均可用来实现确定性延迟。
本“迷你指南”旨在厘清JESD204B三个子类在操作上的区别,并为读者提供实现其各自确定性延迟功能的相关实用知识。
早在此版本发布以前,需要确定性延迟的系统设计人员便已采用外部应用层电路来实现该要求。
确定性延迟概述JESD204B标准将确定性延迟(DL)定义为基于帧的样本到达串行发送器的时间与基于帧的样本从串行接收器输出的时间之差。
延迟在帧时钟域中测量,且至少在低至帧时钟的周期内必须是增量可编程的。
延迟必须在两次上电周期之间,以及任意再同步事件之间可以重复。
此定义见图1。
图1. 确定性延迟图示JESD204系统中的确定性延迟由固定延迟和可变延迟组成。
jesd204b 参数计算
jesd204b 参数计算摘要:1.简介2.jesd204b 标准介绍3.jesd204b 参数计算方法4.参数计算示例5.总结正文:1.简介JESD204B 是一种用于串行通信的参数计算方法,广泛应用于计算机和通信领域。
本文将详细介绍JESD204B 参数计算的方法和步骤。
2.jesd204b 标准介绍JESD204B(Joint Electron Device Engineering Council 204B)是由JEDEC(Joint Electron Device Engineering Council,电子器件工程联合委员会)制定的一个串行通信标准。
该标准定义了一种高效、可靠的串行通信接口,用于连接微处理器和闪存设备。
JESD204B 具有高速传输速率、低功耗和高度集成的特点,适用于各种消费类电子产品。
3.jesd204b 参数计算方法JESD204B 参数计算主要包括波特率、位时钟周期、位持续时间和帧周期等参数的计算。
以下详细介绍这些参数的计算方法:(1)波特率:波特率是指每秒传输的比特数,计算公式为:波特率= 数据传输速率/ 每个位所占的时钟周期数。
(2)位时钟周期:位时钟周期是指数据线上的一位所对应的时钟周期数,计算公式为:位时钟周期= 时钟频率/ 波特率。
(3)位持续时间:位持续时间是指数据线上的一位所对应的传输时间,计算公式为:位持续时间= 1 / 波特率。
(4)帧周期:帧周期是指数据传输过程中一个完整的帧所对应的时钟周期数,计算公式为:帧周期= 位时钟周期× 帧长度。
4.参数计算示例假设我们需要设计一个JESD204B 接口,数据传输速率为100Mbps,时钟频率为100MHz。
我们可以通过以下步骤计算相关参数:(1)波特率:波特率= 100Mbps / 8 = 12.5Mbps。
(2)位时钟周期:位时钟周期= 100MHz / 12.5Mbps = 8ns。
(3)位持续时间:位持续时间= 1 / 12.5Mbps = 80ps。
jesd204b_FPGA实现
JESD204B CLASS 1 简介与FPGA的实现说明:本文主要分析jesd204b CLASS 1 协议及在FPGA的实现1、什么是JESD204B协议标准JESD204B是一个实现高速ADC/DAC数据传输和多ADC/DAC同步的标准。
JESD204标准于2006年初次发布,经过2次修订,最新版本是JESD204B。
最初单条LAN的传输速度从3.125Gbps提升到12.5Gbps,最新标准中最重要的是加入了实现确定延迟的部分。
电气特征部分:定义源端阻抗与负载阻抗为100 Ω±20%;可采用AC/DC偶合方式,具体AC、DC特性可参考JESD204B规范第4章。
2、为什么要重视JESD204B标准当前ADC/DAC主要采用CMOS和LVDS接口电平。
在数据速率不断提高时CMOS接口电路的瞬态电流会增大,导致更高的功耗。
虽然LVDS的电流和功耗依然相对较为平坦,但接口可支持的最高速度受到了限制。
这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。
图1显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗要求。
图1 采样率与驱动方式VS功耗从图1可知在大约150 –200 MSPS和14位分辨率时,就功耗而言,CML输出驱动器的效率开始占优。
CML的优点是:因为数据的串行化,所以对于给定的分辨率,它需要的输出对数少于LVDS和CMOS驱动器。
JESD204B接口规范所说明的CML驱动器还有一个额外的优势,因为当采样速率提高并提升输出线路速率时,该规范要求降低峰峰值电压水平。
同样,针对给定的转换器分辨率和采样率,所需的引脚数目也大为减少。
表1显示采用200 MSPS转换器的三种不同接口各自的引脚数目,转换器具有各种通道数和位分辨率。
在CMOS和LVDS输出中,数据用作每个通道数据的同步时钟,使用CML输出时,JESD204B数据传输的最大数据速率为4.0 Gbps。
jesd204b的编码格式
jesd204b的编码格式JESD204B的编码格式JESD204B是一种用于高速数据传输的串行通信协议,广泛应用于数字信号处理和数据转换领域。
它通过一对差分线来传输数据,具有高速、高效和可靠的特点。
在本文中,我们将详细介绍JESD204B的编码格式,以及其在数据传输中的工作原理和优势。
首先,让我们来了解一下JESD204B的基本概念。
JESD204B是由JEDEC Solid State Technology Association制定的一种数据传输协议,用于高速串行数据传输。
它定义了数据的传输格式和传输步骤,同时也规定了数据的时序和控制信号。
JESD204B通常被用于将数据从高速ADC(模数转换器)传输到数字信号处理器(DSP)或FPGA(现场可编程门阵列)等设备。
在JESD204B中,数据是以多个字节的帧的形式进行传输的。
每个帧包含了多个数据字节和一些控制信息。
数据字节表示了采样到的模拟信号的离散值,而控制信息则包含了帧的同步和时序等信息。
通过组合多个帧的传输,JESD204B能够实现高速数据传输。
在传输数据之前,数据需要经过编码处理。
JESD204B使用了一种特殊的编码格式,又称为8b/10b编码。
这种编码格式将每8位数据编码为10位的数据流进行传输。
8b/10b编码采用了固定的编码表,其中包含256个编码对应关系。
每个8位数据对应一个10位编码,编码通过查表得到。
由于10位编码比8位数据长,因此在传输过程中,数据的传输速率也会增加。
编码表中的每个编码对应了一个特定的8位数据,同时也对应了一个控制信息。
通过在编码中嵌入控制信息,JESD204B实现了数据的同步和时序控制。
这些控制信息用于指示数据的起始和结束位置,以及数据的错误检测和纠正。
通过这种方式,JESD204B能够确保数据的可靠传输和正确接收。
总结起来,JESD204B的编码格式是一种8b/10b编码,用于高速数据传输。
它将每8位数据编码为10位的数据流,通过嵌入控制信息实现数据的同步和时序控制。
JESD204B character 传输协议讲解(简单透彻)
Understanding control characters inJESD204BHere's a closer examination of the control characters that are employed in the JESD204 interface.By Jonathan HarrisProduct Applications EngineerAnalog Devices Inc.The shift to JESD204B as the digital interface of choice for high speed data converters is well underway. TheJESD204 interface was released in its original form, JESD204, in 2006 revised to JESD204A in 2008, and in August 20011 revised once more to the current JESD204B. The interface brings efficiency and offers several advantages over preceding technologies like LVDS. Designs employing JESD204B enjoy the benefits of a faster interface to keep pace with the faster sampling rates of converters. There is a reduction in package pin count which leads to smaller packages and less trace routes. The standard applies to both analogue-to-digital converters (A/D) as well as digital-to-analogue converters (D/A), and is primarily intended as a common interface to field programmable gate arrays (FPGAs) – for example the Xilinx Kintex or Vertex platforms – but it may also be used with ASICs.JESD204B differs from its predecessors in up-front complexity due to the new terms and parameters that it introduces. In this article, we'll take a closer examination of the control characters that are used in the JESD204 interface. Understanding the control characters helps provide a better understanding of how a link is synchronised and aligned. This helps designers to understand how to debug link issues that may arise when prototyping a design with the JESD204 interface. Each of the control characters performs a different function and helps maintain the alignment of data on the link as well as synchronisation and error monitoring. If an expected character is missed or an unexpected character is received, the receiver knows that an error exists.How it works is that the JESD204B words get mapped into valid 8b/10b encoded words and are set up in frames and multi-frames with specific rules. In the process, the 8b/10b encoding provides some benefits for the serial data link by using control characters that provide the ability to perform various lane alignment functions. There are five main control characters utilised in the 8b/10b encoding that allow for various functions in the JESD204B data stream. These characters are /K/, /F/, /A/, /R/, and /Q/ control characters.What a bunch of characters!The /K/ = /K28.5/ control character is used in the code group synchronisation process via the synchronisation interface (by asserting !SYNC). Once the receiver issues a synchronisation request, the transmitter begins emitting /K/ = /K28.5/ characters. The receiver synchronises and will wait for at least four consecutive /K/ = /K28.5/ characters. The receiver then deactivates its synchronisation request. This process is done according to the subclass of operation. For subclass 0 (no deterministic latency), the receiver deactivates the synchronisation request on any frame boundary after four consecutive /K/ = /K28.5/ characters have been received. For subclass 1 and 2 (deterministic latency with SYSREF or !SYNC, respectively), the receiver deactivates the synchronisation request on any local multi-frame clock boundary after four consecutive /K/ = /K28.5/ characters have been received.Figure 1: /K/ control character streaming.The /A/ = /K28.3/ control character is used for multi-frame alignment in the serial data stream. It is inserted at the end of a multi-frame by the transmitter under certain conditions. In this case, when the last octet of the current frame at the end of a multi-frame is equal to the last octet of the previous frame, an /A/ = /K28.3/ character replaces that octet. This happens even if the last octet of the previous frame was also a control character.The /R/ = /K28.0/ control character is used to indicate the beginning of a multi-frame. If the transmitter emits an initial lane alignment sequence, then the /R/ = /K28.0/ is the first non-/K28.5/ character that is transmitted. During an initial lane alignment sequence, the transmitter will always emit an /R/ = /K28.0/ character to indicate the beginning of a multi-frame and an /A/ = /K28.3/ character to indicate the end of a multi-frame.The /Q/ = /K28.4/ control character is used during the initial lane alignment sequence to indicate to the receiver that the configuration data is going to start. It is important to remember that this particular control character is only used during the initial lane alignment sequence and not during any other phase of data transmission.Figure 2: /R/, /A/, and /Q/ control characters.The /F/ = /K28.7/ control character is used for frame alignment in the serial data stream. This character is inserted at the end of a frame by the transmitter under certain conditions. When the last octet of the current frame (which is not the last octect of a multi-frame) is equal to the last octet of the previous frame, a /F/ = /K28.7/ character is used to replace that octet. However, if a case arises where the last octet in the previous frame was a /F/ = /K28.7/ character, the current octet is not replaced.Figure 3: /F/ and /A/ control character – frame and multi-frame alignment.All of these control characters, /K/, /F/, /A/, /R/ and /Q/, are given along with their 10bit binary representations in the table. There are two corresponding 10bit binary representations of each control character so that DC balance is provided in the data transmission and the interface is AC-coupled. This follows suit with the data which also has DC balance in the 8b/10b data words. This scheme aligns with the 8b/10b encoding described in IEEE 802.3. ConclusionIt is important to become familiar with the many aspects of the JESD204 interface as it becomes the interface of choice for A/D and D/A converters. It has more complexity than its preceding interface technologies. However, JESD204B does provide many benefits.The control characters used in JESD204 allow the link to be synchronised properly as well as monitored for alignment. The various control characters each performs a specific function in maintaining the link between the JESD204 transmitter and receiver. These control characters also provide a method of monitoring the JESD204B link for errors.Table: 8b/10b control characters.As you peel the onion back more and more on the JESD204B standard, the many benefits such built-in alignment, monitoring, and error detection become evident demonstrating the robustness of the standard. JESD204B is ready to carry the latest generations of data converters forward into faster sample rates and smaller packages.References1. The JESD204B Survival Guide2. JEDEC Standard JESD204B (July 2011). JEDEC Solid State Technology Association ()About the authorJonathan Harris is a product applications engineer in the high speed converter group at Analog Devices in Greensboro, NC. He has over 8 years of experience as an applications engineer supporting products in the RF industry. Jonathan received his MSEE from Auburn University and his BSEE from UNC-Charlotte. In his spare time he enjoys motorcycle riding, mobile audio, nitro R/C, college football and spending time with his family. Contact Jon with your JESD204B questions on ADI's EngineerZone at J.Harris.。
基于JESD204B协议的高速数据传输接口设计与实现
基于JESD204B协议的高速数据传输接口设计与实现张金凤;孟爱权;袁子乔【摘要】为解决高速AD采集项目中PCB布线复杂及多通道数据同步的问题,对基于JESD204B协议的数据传输接口进行了研究.文中利用Xilinx FPGA的GTX高速收发器,实现了基于JESD204B协议的10Gbps数据传输.简述了该系统的架构,详细地阐述了JESD204B链路建立的关键参数配置和数据帧解码的软件设计,并结合Matlab程序对系统的指标进行测试.【期刊名称】《火控雷达技术》【年(卷),期】2017(046)001【总页数】5页(P16-19,37)【关键词】JESD204B协议;高速串口;同步【作者】张金凤;孟爱权;袁子乔【作者单位】西安电子工程研究所西安710100;西安电子工程研究所西安710100;西安电子工程研究所西安710100【正文语种】中文【中图分类】N957.52越来越高的采样率以及数据精度要求推动了宽带数据转换的发展,现有的IO技术对转换器提出了更高的要求,同时对PCB设计提出了更加复杂互联密度要求,需要对大量的高速数字信号布线,而布线的结果直接影响着通道间采样的同步效果。
JESD204B串行接口可以用来解决以上问题。
JESD204B数据发送模块可将来自ADC的并行数据组合成数据帧,并使用8B/10B编码以及可选数据加扰技术,输出串行数据。
在链路初始建立过程中,使用特殊控制字符来支持通道同步;此后的同步靠数据流中嵌入的附加控制字符来维持。
JESD204B采用组帧的方式可以从本质上实现多JESD204B通道之间的对齐,而且减少了器件之间的走线数量,降低了走线匹配要求,并消除了建立与保持时序约束问题,从而简化了高速转换器数据接口的实施。
1.1 协议简介JESD204B是高速模数转换器通过串行接口链路连接后端数字信号处理设备的一种传输协议。
该协议由JESD204和JESD204A协议基础上发展而来,最大传输速率高达12.5Gbps/通道。
理解JESD204B协议
理解JESD204B协议在用法最新模数转换器 () 和数模转换器 () 设计系统时,我已知道了无数有关 JESD204B 接口标准的信息,这些器件用法该协议与通信。
有一个没有深化研究的主题就是解决 ADC 至 FPGA 和 FPGA 至 DAC 链路问题的协议部分,这两种链路原来就是相同的 TX 至 RX 系统。
作为一名应用工程师,所需要的就是了解其中的细微差别,这样才干充分利用 JESD204B 通过现有 LVDS 和接口提供的优势。
有了 JESD204B,无需再:●用法数据接口时钟(嵌入在比特流中)●不安信道偏移(信道对齐可修复该问题)●用法大量 I/O(高速串行解串器实现高吞吐量)●不安用于同步多种 IC 的复杂办法(子类 1 和 2)我们来考虑一种由 ADC 等数字源向 FPGA 发送数字数据的容易状况。
在正确发送或接收数据之前,有几件事必需要做, 1 所示以及下文所解释的那样。
图 1. JESD204B 协议状态图1. 代码组同步 (CGS) —不需要接口时钟,因此 RX 必需将其数位及字边界与 TX 串行输出对齐。
RX 可向 TX 发送 SYNC 哀求,让其通过全部信道发送一个已知的重复比特序列,本例中每字符每 K 是 K28.5。
确切的字符比特序列可在标准中找到。
RX 将移动每个信道上的比特数据,直到找到 4 个延续的 K28.5 字符为止。
这时,它不仅将知道比特及字边界,而且已经实现了 CGS。
随后,它会取消对 SYNC 的断言,而 TX 和 RX 则都会进入下一个状态:初始信道对齐序列 (ILAS)。
2. ILAS — JESD204B 协议的一个良好特性可实现通过 RX 模块中的一些 FIFO/缓冲器汲取信道偏移。
在实现 CGS 后,TX 可在每个信道上发送已知的字符帧集合,称为信道对齐序列(以每字符每 R K28.0第1页共2页。
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Understanding control characters inJESD204BHere's a closer examination of the control characters that are employed in the JESD204 interface.By Jonathan HarrisProduct Applications EngineerAnalog Devices Inc.The shift to JESD204B as the digital interface of choice for high speed data converters is well underway. TheJESD204 interface was released in its original form, JESD204, in 2006 revised to JESD204A in 2008, and in August 20011 revised once more to the current JESD204B. The interface brings efficiency and offers several advantages over preceding technologies like LVDS. Designs employing JESD204B enjoy the benefits of a faster interface to keep pace with the faster sampling rates of converters. There is a reduction in package pin count which leads to smaller packages and less trace routes. The standard applies to both analogue-to-digital converters (A/D) as well as digital-to-analogue converters (D/A), and is primarily intended as a common interface to field programmable gate arrays (FPGAs) – for example the Xilinx Kintex or Vertex platforms – but it may also be used with ASICs.JESD204B differs from its predecessors in up-front complexity due to the new terms and parameters that it introduces. In this article, we'll take a closer examination of the control characters that are used in the JESD204 interface. Understanding the control characters helps provide a better understanding of how a link is synchronised and aligned. This helps designers to understand how to debug link issues that may arise when prototyping a design with the JESD204 interface. Each of the control characters performs a different function and helps maintain the alignment of data on the link as well as synchronisation and error monitoring. If an expected character is missed or an unexpected character is received, the receiver knows that an error exists.How it works is that the JESD204B words get mapped into valid 8b/10b encoded words and are set up in frames and multi-frames with specific rules. In the process, the 8b/10b encoding provides some benefits for the serial data link by using control characters that provide the ability to perform various lane alignment functions. There are five main control characters utilised in the 8b/10b encoding that allow for various functions in the JESD204B data stream. These characters are /K/, /F/, /A/, /R/, and /Q/ control characters.What a bunch of characters!The /K/ = /K28.5/ control character is used in the code group synchronisation process via the synchronisation interface (by asserting !SYNC). Once the receiver issues a synchronisation request, the transmitter begins emitting /K/ = /K28.5/ characters. The receiver synchronises and will wait for at least four consecutive /K/ = /K28.5/ characters. The receiver then deactivates its synchronisation request. This process is done according to the subclass of operation. For subclass 0 (no deterministic latency), the receiver deactivates the synchronisation request on any frame boundary after four consecutive /K/ = /K28.5/ characters have been received. For subclass 1 and 2 (deterministic latency with SYSREF or !SYNC, respectively), the receiver deactivates the synchronisation request on any local multi-frame clock boundary after four consecutive /K/ = /K28.5/ characters have been received.Figure 1: /K/ control character streaming.The /A/ = /K28.3/ control character is used for multi-frame alignment in the serial data stream. It is inserted at the end of a multi-frame by the transmitter under certain conditions. In this case, when the last octet of the current frame at the end of a multi-frame is equal to the last octet of the previous frame, an /A/ = /K28.3/ character replaces that octet. This happens even if the last octet of the previous frame was also a control character.The /R/ = /K28.0/ control character is used to indicate the beginning of a multi-frame. If the transmitter emits an initial lane alignment sequence, then the /R/ = /K28.0/ is the first non-/K28.5/ character that is transmitted. During an initial lane alignment sequence, the transmitter will always emit an /R/ = /K28.0/ character to indicate the beginning of a multi-frame and an /A/ = /K28.3/ character to indicate the end of a multi-frame.The /Q/ = /K28.4/ control character is used during the initial lane alignment sequence to indicate to the receiver that the configuration data is going to start. It is important to remember that this particular control character is only used during the initial lane alignment sequence and not during any other phase of data transmission.Figure 2: /R/, /A/, and /Q/ control characters.The /F/ = /K28.7/ control character is used for frame alignment in the serial data stream. This character is inserted at the end of a frame by the transmitter under certain conditions. When the last octet of the current frame (which is not the last octect of a multi-frame) is equal to the last octet of the previous frame, a /F/ = /K28.7/ character is used to replace that octet. However, if a case arises where the last octet in the previous frame was a /F/ = /K28.7/ character, the current octet is not replaced.Figure 3: /F/ and /A/ control character – frame and multi-frame alignment.All of these control characters, /K/, /F/, /A/, /R/ and /Q/, are given along with their 10bit binary representations in the table. There are two corresponding 10bit binary representations of each control character so that DC balance is provided in the data transmission and the interface is AC-coupled. This follows suit with the data which also has DC balance in the 8b/10b data words. This scheme aligns with the 8b/10b encoding described in IEEE 802.3. ConclusionIt is important to become familiar with the many aspects of the JESD204 interface as it becomes the interface of choice for A/D and D/A converters. It has more complexity than its preceding interface technologies. However, JESD204B does provide many benefits.The control characters used in JESD204 allow the link to be synchronised properly as well as monitored for alignment. The various control characters each performs a specific function in maintaining the link between the JESD204 transmitter and receiver. These control characters also provide a method of monitoring the JESD204B link for errors.Table: 8b/10b control characters.As you peel the onion back more and more on the JESD204B standard, the many benefits such built-in alignment, monitoring, and error detection become evident demonstrating the robustness of the standard. JESD204B is ready to carry the latest generations of data converters forward into faster sample rates and smaller packages.References1. The JESD204B Survival Guide2. JEDEC Standard JESD204B (July 2011). JEDEC Solid State Technology Association ()About the authorJonathan Harris is a product applications engineer in the high speed converter group at Analog Devices in Greensboro, NC. He has over 8 years of experience as an applications engineer supporting products in the RF industry. Jonathan received his MSEE from Auburn University and his BSEE from UNC-Charlotte. In his spare time he enjoys motorcycle riding, mobile audio, nitro R/C, college football and spending time with his family. Contact Jon with your JESD204B questions on ADI's EngineerZone at J.Harris.。