电路版图设计与规则

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精选数字电路版图设计及标准单元技术补充

网格式布线系统要求的库设计规则
网格式布线系统要求的库设计规则
二、高度固定，宽度可变如果库中的每一个门高度不同，就会导致版图中的电源线布线混乱。最小单元高度的确定：通过模拟得到的晶体管尺寸，以及库的网格来决定。一般来说，所选择的高度要略大于这个最小高度。这种技术在模拟版图设计中也经常使用。
网格式布线系统要求的库设计规则
网格式布线系统要求的库设计规则
9、静夜四无邻，荒居旧业贫。。10、雨中黄叶树，灯下白头人。。11、以我独沈久，愧君相见频。。12、故人江海别，几度隔山川。。13、乍见翻疑梦，相悲各问年。。14、他乡生白发，旧国见青山。。15、比不了得就不比，得不到的就不要。。。16、行动出成果，工作出财富。。17、做前，能够环视四周；做时，你只能或者最好沿着以脚为起点的射线向前。。9、没有失败，只有暂时停止成功！。10、很多事情努力了未必有结果，但是不努力却什么改变也没有。。11、成功就是日复一日那一点点小小努力的积累。。12、世间成事，不求其绝对圆满，留一份不足，可得无限完美。。13、不知香积寺，数里入云峰。。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、楚塞三湘接，荆门九派通。。。16、少年十五二十时，步行夺得胡马骑。。17、空山新雨后，天气晚来秋。。9、杨柳散和风，青山澹吾虑。。10、阅读一切好书如同和过去最杰出的人谈话。11、越是没有本领的就越加自命不凡。12、越是无能的人，越喜欢挑剔别人的错儿。13、知人者智，自知者明。胜人者有力，自胜者强。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、最具挑战性的挑战莫过于提升自我。。16、业余生活要有意义，不要越轨。17、一个人即使已登上顶峰，也仍要自强不息。
标准单元技术
一般用于数字版图设计。单元库中的标准单元按照一定的规则进行设计，以便可以堆积在一起（像积木一样）形成逻辑电路。

电路版图设计一般流程

电路版图设计一般流程1. 确定需求和规格在开始设计电路板之前，首先需要明确产品的具体需求和规格。

这包括产品的功能要求、性能要求、工作环境等。

只有清楚明确了需求和规格，才能够确定电路板设计的方向和目标。

2. 选择器件根据产品的需求和规格，选择适合的器件和元器件。

这包括集成电路、传感器、连接器等各种器件。

在选择器件时，需要考虑器件的性能、价格、供货周期等因素，确保选择的器件能够满足产品的需求。

3. 电路原理图设计根据选定的器件，绘制电路原理图。

电路原理图是电路板设计的基础，它反映了整个电路的连接关系和工作原理。

在设计电路原理图时，需要考虑电路的稳定性、可靠性和性能，确保电路能够正常工作。

4. PCB布局设计根据电路原理图，设计PCB（Printed Circuit Board）的布局。

PCB布局设计是电路板设计的关键环节，它直接影响到电路板的性能和可靠性。

在进行PCB布局设计时，需要考虑到器件的布局、信号的传输路径、电源的分布等因素，确保布局的合理性和稳定性。

5. 电路仿真和调试完成PCB布局设计后，需要进行电路仿真和调试。

通过电路仿真软件模拟电路的工作过程，检验电路的稳定性和性能。

根据仿真结果进行调整和优化，直到满足产品的需求为止。

6. PCB制造和组装完成电路板设计后，需要将PCB制造出来，并进行元器件的组装。

选择信誉良好的PCB制造厂商和组装厂商，确保PCB的质量和可靠性。

在组装过程中，需要注意器件的焊接、布线和测试，确保电路板能够正常工作。

7. 电路测试和验证完成PCB制造和组装后，需要进行电路的测试和验证。

通过各种测试方法对电路板进行验证，确保电路的稳定性和性能。

如果测试通过，就可以将电路板用于产品中；如果测试不通过，需要进行调整和优化，直到满足产品的要求为止。

总的来说，电路板设计是一项复杂而严谨的工作，需要经过多个环节的精心设计和调试。

只有经过严密的设计流程，才能确保最终产品的质量和性能。

版图设计规则

精选ppt
12
设Байду номын сангаас规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，
如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)，
如图 (b)
精选ppt
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TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠
精选ppt
14
设计规则举例
Metal相关的设计规则列表
编号描述尺寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好电导
防止铝条联条
精选ppt
15
设计规则举例
精选ppt
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tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根据design rule自已编写。
•Sizing Commands（尺寸命令）
把整个图形扩展
扩展边沿
线扩精选展ppt
26
Layer Processing（层处理命令）
•Selection Commands（选择命令）
顶点
octagon
图形
精选ppt
27
Layer Processing（层处理命令）
(NM OMS/1P-MM5O(7S8防m止O穿h通m/注sq入) T）hickVTN/VtoPpN-m=eNta/l P(1C8hmaOnhnmel/sq)
Threshold Voltage Adjust
（NMOS阈值电压调节注入）
精选ppt
6
设计规则(design rule)

集成电路版图设计

02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的，以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和功耗等方面，同时还需要考虑噪声和失真等方面的因素。为了实现低功耗的设计，需要采用优化的版图设计方法，如使用低阻抗的走线、优化晶体管的形状和尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻辑电路和时序逻辑电路。在版图设计中，需要考虑到电路的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制造性。

集成电路的版图设计

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3 IC版图的设计规则
IC设计与工艺制备之间的接口
– 制定目的：使芯片尺寸在尽可能小的前提下;避免线条宽度的偏差和不同层版套准偏差可能带来的问题;尽可能地提高电路制备的成品率
– 什么是版图设计规则考虑器件在正常工作的条件下;根据实际工艺水平包括光刻特性刻蚀能力对准容差等和成品率要求;给出的一组同一工艺层及不同工艺层之间几何尺寸的限制;主要包括线宽间距覆盖露头凹口面积等规则;分别给出它们的最小值;以防止掩膜图形的断裂连接和一些不良物理效应的出现
什么是集成电路设计根据电路功能和性能的要求;在正确选择系统配置电路形式器件结构工艺方案和设计规则的情况下;尽量减小芯片面积;降低设计成本;缩短设计周期;以保证全局优化;设计出满足要求的集成电路
3
1 什么是版图
– 根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图;实现IC设计的最终输出
5
什么是分层分级设计
将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别;这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低;也就是说;能相当容易地由这一级设计出的单元逐级组织起复杂的系统一般来说;级别越高;抽象程度越高；级别越低;细节越具体
行为、性 CPU、存储芯片、电路能描述器、控制器板、子系统
等 I/O 算法硬件模块、部件间的物
数据结构理连接状态表 ALU、寄存芯片、宏单
器、 MUX 元微存储器布尔方程门、触发器单元布图
电路级微分方程晶体管、电管子布图阻、电容
11
设计信息描述
分类
内容

电路版图设计与规则(参考模板)

第三章集成电路版图设计每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。

3.1认识设计规则（design rule）什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。

芯片上每个器件以及互连线都占有有限的面积。

它们的几何图形形状由电路设计者来确定。

（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则）制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。

设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定：最小线宽 Minimum Width最小间距 Minimum Spacing最小延伸 Minimum Extension最小包围 Minimum Enclosure 最小覆盖 Minimum Overlay集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！3.2模拟集成电路版图设计中遵从的法则3.2.1电容的匹配对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。

下面是一些IC版图设计中电容匹配的重要规则。

1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。

这些规则能够有效的减少工艺误差以确保模拟器件的功能。

2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。

3）使用正方块电容，并且四个角最好能够切成45度角。

周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容易达到高精度的匹配。

版图设计规则

举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO ( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO (sep < 1.5) " Active Poly to Active spacing < 1.5")
drc(GT TO (enc<2) "Poly Overhang out of Active into Field<2.0")
DRC规则文件
geomAnd（）把括号内层次“与”之后再赋给前面的新层次。 geomAndNot（）是把括号内层次“与非” 之后再赋给前面的新层次。

DRC规则文件
版图概述
设计者只能根据厂家提供的设计规则进行版图设计。严格遵守设计规则可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。

举例：工艺结构
以TSMC（台积电）的0.35μm CMOS工艺为例

定义： drcExtractRules( bkgnd = geomBkgnd() NT = geomOr( "NT" ) ；。 TO = geomOr( "TO" ) ；有源区, GT = geomOr( "GT" ) ；多晶硅 W1 = geomOr( "W1" ) ；接触孔 A1 = geomOr( "A1" ) ；铝线
Layer Processing（层处理命令）

电路版图设计一般流程

电路版图设计一般流程
电路版图设计的一般流程：
1.分析功能需求：首先，需要明确电路所要实现的功能，并对这些功能进行归类整合。

这涉及到确定输入变量、输出变量和中间变量。

2.框图设计：提出电路的功能要求，明确各功能块的功能及其相互间的连接关系，并进行框图设计。

3.设计单元电路：确定或设计各单元电路，确定其中的主要器件，并给出单元电路图。

4.整合单元电路：规范设计统一的供电电路即电源电路，并做好级联的设计，将各单元电路整合在一起。

5.设计电路全图：根据前面的设计，完成详尽的电路全图，确定全部元器件，并给出需用元器件清单。

6.绘制PCB图：根据元器件和电路设计，绘制印制电路板图，并给出相应的元器件分布图、接线图等。

如果是整机的设计，一般还需要提供整机结构图。

7.调试与测试：对于业余设计或单体实验开发类的电路，需要进行调试与测试，并给出实验与测试的结果。

8.编写设计说明书或报告：最后，需要编写设计说明书或设计报告，以便其他人理解和使用所设计的电路。

集成电路版图基础-CMOS版图篇01

沟道长度 L 电流方向

设计中，常以宽度和长度值的比例式即宽长比（W/L）表示器件尺寸。例：假设一MOS管，尺寸参数为20/5。则在版图上应如何标注其尺寸。

20/5
3、图形绘制
英特尔65纳米双核处理器的扫描电镜(SEM)截面图
常用图层版图图层名称 Nwell Active Pselect Nselect Poly cc Metal1 Metal2 Via 含义 N阱有源扩散区 P型注入掩膜 N型注入掩膜多晶硅引线孔第一层金属第二层金属通孔

“混合棒状图”法：
矩形代表有源区(宽度不限)；实线代表金属；虚线代表多晶硅；
“×”代表引线孔。其它层次不画,

通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b
练习

三输入与非门、或非门棒状图
注意：
不同软件对图层名称定义不同；严格区分图层作用。

版图图层名称 cc（或cont） Via
含义引线孔（连接金属与多晶硅或有源区）通孔（连接第一和第二层金属）
MOS器件版图图层 ——PMOS

N阱——NWELL P型注入掩模——PSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
MOS器件版图图层 ——NMOS
N型注入掩模——NSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2

第二讲集成电路版图设计规则

- 1.5mA 最大电流密度
/um
-
- 禁止并行金属线90度拐角，用135
度拐角代替
a
c.2
b
c.1 c.2
设计规则 via
定义为两层金属之间的连接孔
符号尺寸
含义
12.a .7*.7 过孔最小面积
12.b 0.8 过孔间距
12.d~f - 接触孔、poly-poly电容和栅上不能打过孔
12.g 0.4 金属1对过孔的最小覆盖
6.d 6.e 6.f 6.g
尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -
含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距做关键电容时的间距电容底板对顶板的最小覆盖电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷”和叠加过程，但中间是否会带来误差？
引言
一个版图的例子：
习）
VDD
15k
OUT IN 80/0.8
又试问NMOS晶体管的漏极面积和周长是多少？
设计规则的运用
• TASK3：设计一个简单开关电容电路（练习）
f1 IN
30/0.6 X
f2 OUT
60/0.6 2pF 6/0.6 12/0.6
又试问X点的寄生电容如何计算？

第二讲集成电路版图设计规则

（第二讲）一. 集成电路设计基础1.4 版图设计规则 Design Rule李福乐清华大学微电子所上一讲主要内容• 课程介绍 • 集成电路设计背景知识 • 硅栅CMOS集成电路版图流程 • CMOS工艺中集成元件的版图、结构和电特性版图设计规则Design Rule• 引言 • 设计规则(Topological Design Rule)– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用• 版图设计准则(‘Rule’ for performance)– 匹配 – 抗干扰 – 寄生的优化 – 可靠性引言• 芯片加工：从版图到裸片制加版工是一种多层平面“印刷”和叠加过程，但中间是否会带来误差？引言一个版图的例子：引言加工后得到的实际芯片版图例子：1引言• 加工过程中的非理想因素– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应引言• 解决办法– 厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循– 设计者的设计准则(‘rule’ for performance)，用以提高电路的某些性能，如匹配，抗干扰，速度等设计规则(topological design rule)基本定义(Definition) WidthEnclosure设计规则ExtensionExtensionSpace SpaceOverlap1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，在画layout 时须遵守这些规则。

上华0.6um DPDM CMOS工艺拓扑设计规则版图的层定义N-well P+ implantpoly1contactvia High Resistoractive N+ implantpoly2 metal1metal2设计规则 Nwell符号尺寸含义1.a 3.0 阱的最小宽度1.b 4.8 不同电位阱的阱间距1.c 1.5 相同电位阱的阱间距P+ Active gb P+ fe N+ ActiveN+ c da2设计规则 Nwell符号尺寸含义1.d 0.4 阱对其中N+有源区最小覆盖1.e 1.8 阱外N+有源区距阱最小间距1.f 1.8 阱对其中P+有源区最小覆盖1.g 0.4 阱外P+有源区距阱最小间距P+ Active gb P+ fe N+ ActiveN+ c da设计规则 active符号尺寸含义2.a 0.6 用于互连的有源区最小宽度2.b 0.75 最小沟道宽度2.c 1.2 有源区最小间距aN+ c.4b P+P+ c.2ac.3 N+c.1 N+b设计规则 poly1可做MOS晶体管栅极、导线、poly-poly电容的下极板符号尺寸含义4.a 0.6 用于互连的poly1最小宽度4.b 0.75 Poly1最小间距4.c 0.6 最小NMOS沟道长度4.d 0.6 最小PMOS沟道长度eeN+fbgcP+fbgadb设计规则 poly1可做MOS晶体管栅极、导线、poly-poly电容的下极板符号尺寸含义4.e 0.6 硅栅最小出头量4.f 0.5 硅栅与有源区最小内间距4.g 0.3 场区poly1与有源区最小内间距eeN+fbgcP+fbgadb设计规则 High Resistor在Poly2上定义高阻区符号尺寸含义5.a 2.0 高阻最小宽度5.b 1.0 高阻最小间距5.c 1.0 高阻对poly2的最小覆盖5.d 1.0 高阻与poly2的间距d/f ce ha bf设计规则 High Resistor其上禁止布线高阻层定义电阻长度 Poly2定义电阻宽度d/f c符尺寸号含义5.e 0.6 高阻与poly2电阻接触孔间距5.f 0.8 高阻与低阻poly2电阻的间距5.g 0.5 高阻与有源区的间距5.h 1.0 高阻与poly1电阻的间距a behf3设计规则 poly2可做多晶连线、多晶电阻和poly-poly电容的上极板符号 6.a 6.b 6.c6.d 6.e 6.f 6.g尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距做关键电容时的间距电容底板对顶板的最小覆盖电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿c j ibdea设计规则 poly2可做多晶连线、多晶电阻和poly-poly电容的上极板符号 6.h 6.i 6.j 6.k 6.l 6.m尺寸含义0.8 poly2做导线时的最小宽度1.0 poly2做电阻时的最小间距1.0 Poly2电阻之间的最小间距- Poly2不能用做栅0.5 电阻Poly2对接触孔最小覆盖- 除做电容外，Poly2不能与 poly1重叠c j ibdea设计规则 implantb a符号尺寸含义8.a 0.9 注入区最小宽度8.b 0.9 同型注入区最小间距8.c 0.6 注入区对有源区最小包围8.d 0.6 注入区与有源区最小间距Hc d N+Ef设计规则 implant符号尺寸含义8.E 0.75 N+(P+)注入区与P+(N+)栅间距8.f 0.75 N+(P+)注入区与N+(P+)栅间距8.H 0 注入区对有源区最小覆盖（定义butting contact）Hb ac d N+Ef设计规则 contact定义为金属1与扩散区、多晶1、多晶2 的所有连接！符号尺寸含义10.a .6*.6 接触孔最小面积10.a.1 .6*1.6 N+/P+ butting contact面积10.b 0.7 接触孔间距dgcafaba.1 ec.3g设计规则 contact符号尺寸含义10.c 0.4 有源区,(d, e)Poly1, Poly2对最小孔最小覆盖10.c.3 0.8 有源区对butting contact最小覆盖10.f 0.6 漏源区接触孔与栅最小间距10.g 0.6 Poly1,2上孔与有源区最小间距dgcafaba.1 ec.3g4设计规则 metal1符号尺寸含义11.a 0.9 金属1最小宽度11.b 0.8 金属1最小间距11.c.1 0.3 金属1对最小接触孔的最小覆盖11.c.2 0.6 金属1对butting contact的最小覆盖- 1.5mA 最大电流密度/um-- 禁止并行金属线90度拐角，用135度拐角代替ac.2bc.1 c.2设计规则 via定义为两层金属之间的连接孔符号尺寸含义12.a .7*.7 过孔最小面积12.b 0.8 过孔间距12.d~f - 接触孔、poly-poly电容和栅上不能打过孔12.g 0.4 金属1对过孔的最小覆盖12.h 0.5 过孔与接触孔的最小间距建议 12.k0.5 Poly与有源区对过孔的最小间距或覆盖1.5mA 单个过孔的最大电流agbhh设计规则 metal2可用于电源线、地线、总线、时钟线及各种低阻连接符号尺寸含义13.a 0.9 金属2最小宽度13.b(e) 0.8 金属2最小间距13.c 0.4 金属2对过孔的最小覆盖13.d 1.5 宽金属2与金属2的最小间距13.f - 禁止并行金属线90度拐角，用 135度拐角代替13.h 1.5mA 最大电流密度 /umac be dd Width>10um设计规则 power supply line由于应力释放原符号尺寸含义则，在大晶片上会17.a 20.0 金属2最小宽度存在与大宽度金属17.b 300.0 金属2最小长度总线相关的可靠性问题。

集成电路的版图设计

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2. 微米设计规则，又称自由格式规则
——80年代中期，为适应VLSI MOS电路制造工艺，发展了以微米为单位的绝对值表示的版图规则。针对一些细节进行具体设计，灵活性大，对电路性能的提高带来很大方便。适用于有经验的设计师以及力求挖掘工艺潜能的场合。目前一般的MOS IC研制和生产中，基本上采用这类规则。其中每个被规定的尺寸之间没有必然的比例关系。显然，在这种方法所规定的规则中，对于一个设计级别，就要有一整套数字，因而显得烦琐。但由于各尺寸可相对独立地选择，所以可把尺寸定得合理。
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版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
8
MOS集成电路的版图设计规则
基本的设计规则图解
9
10
11
12
13
14
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p.333
16
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19
20
21
22
MK1
23
24
25
26
3
poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上，因此，铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠，否则将产生寄生电容或寄生晶体管。

Al Poly

diff
2
3

4
⑫ 接触孔：孔的大小：22 diff、poly的包孔：1 孔间距：1
设计铝条时，希望铝条尽量短而宽。铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。铝条不能相交，在不可避免的交叉线时，可让一条或几条铝条通过多发射极管的发射极区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。必须采用“磷桥” 穿接时，要计算“磷桥”引入的附加电阻对电路特性的影响。一般不允许“磷桥”加在地线上。但是在设计IC时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定面积。 46

Layout(集成电路版图)注意事项及技巧总结

Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。

2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。

3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。

5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。

6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。

二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。

（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。

（3）电路中MOS管，电阻电容对精度的要求。

（4）易受干扰的电压传输线，高频信号传输线。

三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。

电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。

在接触孔周围，电流比较集中，电迁移更容易产生。

2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。

解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。

《集成电路版图设计》课件

布局原则
在布局时，应遵循一些基本原则，如模块化、层次化、信号流向清晰等，以提高布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性，如使用自动布局算法、手动调整布局、考虑布线约束等。
布线优化
布线原则
在布线时，应遵循一些基本原则，如避免交叉、减少绕线、保持线宽一致等，以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求，选择合适的布图策略，如层次化、模块化、对称性等，以提高布图的效率和可维护性。
技巧
在布图过程中，可以采用一些技巧来提高布图的效率和可读性，如使用标准单元、宏单元等模块化设计，以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能，调节电流和电压。
电感器
用于实现电路中的电感功能，用于产生磁场和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸，以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列方式，以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和连接方式，以确保电路的可靠性和稳定性。
直线
用于连接集成电路中的不同部分，实现电路的导通。
弧线
用于表示不同层之间的过渡，以平滑电路。
折线
用于表示复杂电路中的分支或连接点。
点
用于表示电路中的节点或连接点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能，是集成电路中的基本元件。
电容器
用于实现电路中的电容功能，用于存储电荷和过滤信号。

集成电路工艺和版图设计参考

0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线旳层数。
集成度：每个芯片上集成旳晶体管数
12/9/2023
2
文档仅供参考，如有不当之处，请联系改正。
IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数去离子水氧化扩散注入光刻 …………….
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
12/9/2023
C
CMOS传播门
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VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
12/9/2023
CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
12/9/2023
18
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MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
12/9/2023
15
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Here we are looking at the Incoming material disposition racks

版图设计规则

精选课件
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设计规则举例
Metal相关的设计规则列表
编号描述尺寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好电导
防止铝条联条
精选课件
15
设计规则举例
精选课件
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根据design rule自已编写。
• 版图的设计有特定的规则，规则是集成
电路制造厂家根据自已的工艺特点而制定
的。因此，不同的工艺就有不同的设计规
则。设计者只有得到了厂家提供的规则以
后，才能开始设计。
精选课件
7
设计规则(design rule)
两种规则： (a) 以λ(lamda)为单位的设计规则—相对单位 (b) 以μm（micron)为单位的设计规则—绝对单位如果一种工艺的特征尺寸为S μm,则λ=S/2 μm，选用λ为单位的设计规则主要与MOS工艺的成比例缩小有关。
设计规则主要包括各层的最小宽度、层与层之间的最小间距、最小交叠等。ห้องสมุดไป่ตู้
精选课件
8
设计规则(design rule)
1、最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。
原始层
poly
diff
精选课件
23
Layer Processing（层处理命令）
•Relational Commands （关系命令）

MOS电路版图设计规则解析解读

哈工大微电子中心来逢昌
设计规则解析
以TSMC 0.25m 硅栅N 阱CMOS工艺的部分设计规则为例
哈工大微电子中心来逢昌
一、几点说明
2. Terminology Definitions Region 1. 3. MASK Terminology NAMES Definitions (Layer) for for Rule
PW
NW
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三、Thin Oxide Rule (active area)
OD.C.5 OD.C.3 Minimum Minimum clearance clearance from from poly NW edge to to the a P+ HA 0.32 0.6 m m OD.W.3 At least one segment J of the edge consecutive JF 0.5 m OD.W.1 Minimum width of an OD region to define 0.3 OD.S.1 between regions 0.4m OD.C.1 Minimum Minimum space clearance from two NW OD edge to a DC0.15 edge OD region of butted which diffusion inside OD a region NW N+/P+ butted edges of butted diffusion OD the width of NMOS/PMOS ( both regions areis either inside or outside N+ OD region which is inside the to NW OD.C.4 Minimum clearance from NW edge a P+ I G0 0.15 m OD.S.2 Minimum space of N+ OD to P+ OD for m a N-well) which can be either N+ to N+, OD.W.2 Minimum width of an OD region for B 0.3 m is 0.5 um OD.C.2 Minimum clearance from NW edge to a N+ E 0.6 m OD region(for PW pick up) which is outside a NW P+ to P+ or N+ to P+ butted diffusion interconnect (N+/or P+) OD region which is outside the NW(cold or hot)

版图设计规则及验证

制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
三、设计规则及工艺参数
版图设计规则的制定考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
版图数据命令文件 ZSE
LDC
CDL/Spice
DRC, ERC
NE LVS
Slognet
PDT
LDX
四、版图验证与检查
DRC（Design Rule Cheek）：几何设计规则检查 ERC（Electrical Rule Check）：电学规则检查 LVS（Layout versus Schematic）：网表一致性检查

4#版为P+掺杂区图形掩膜。多晶硅栅本身作为漏, 源掺杂离子注入的掩膜(离子实际上被多晶硅栅阻挡,不会进入栅下硅表面,称硅栅自对准工艺)。经硼离子注入,扩散推进,完成P沟管和P型衬底欧姆接触区的制作。
光刻4：P管源漏区注入光刻
P+注入
N- Si 阱
P-S i Sub
光刻5：N管源漏区注入光刻
N阱层相关的设计规则
编号 1.1 1.2 1.3 描述尺寸 3.0 6.0 2.5 目的与作用保证光刻精度和器件尺寸防止不同电位阱间干扰保证N阱四周的场注N区环的尺寸减少闩锁效应
N阱最小宽度 N阱最小外间距 N阱内N阱覆盖P+
1.4

版图设计规则

•Logical Commands（逻辑命令）
ndiff
poly Original layer
Layer Processing（层处理命令）
•Logical Commands（逻辑命令）
原始层
poly
diff
Layer Processing（层处理命令）
•Relational Commands （关系命令）
利用这些原始层次的“与或非”关系可以生成设计规则检查所需要的额外层次
drcExtractRules( bkgnd = geomBkgnd() NT = geomOr( "NT" ) TO = geomOr( "TO" ) GT = geomOr( "GT" ) W1 = geomOr( "W1" ) A1 = geomOr( "A1" )
•当technology file 创建后，用于divDaRDCR的C.r规ul则在drcExtractRules 中定义
DRC (Design Rule Check)的命令
•DRC Function DRC函数
槽口
DRC (Design Rule Check)的命令
DRC规则文件
geomOr( )语句的目的是把括号里的层次合并起来，也就是或的关系。
DRC规则文件
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO
( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO