去耦电容摆放
去耦电容接法
去耦电容接法哎呀，说起去耦电容接法，这事儿可真是让我头疼又好笑。
记得那是一个阳光明媚的下午，我正坐在电脑前，准备给我的宝贝电脑升级一下。
我在网上看了不少教程，心里想着，这事儿应该挺简单，不就是把电容接上嘛。
首先，我得找到那个小小的去耦电容。
这东西，别看它小，作用可大着呢。
它能帮我的电路稳定电压，减少噪声，就像给电路吃了颗定心丸。
我翻箱倒柜，终于在一个角落里找到了它，小小的，黑黑的，像个不起眼的小石头。
接下来，我得把它接到电路板上。
我拿起了电烙铁，这东西可烫手，我得小心点。
我先给电烙铁加热，然后小心翼翼地把焊锡丝放在电烙铁上，看着它慢慢融化，变成闪亮的液体。
我深吸一口气，告诉自己，别紧张，就像给电路板做美容一样。
我把电容的一端焊到了电路板上，然后开始焊接另一端。
这时，我发现电容的两个脚好像有点歪，这可不行，得调整一下。
我轻轻用镊子夹住电容的脚，小心翼翼地调整了一下位置，然后再次焊接。
这次，焊点漂亮多了，像小山丘一样，圆润又饱满。
我看着这个小小的电容，心里想，这玩意儿可真重要。
它虽然不起眼，但要是没有它，我的电路板可能就会像没吃饱饭的孩子，总是闹脾气。
现在好了，它稳稳地坐在电路板上，就像个忠诚的守护者。
最后，我测试了一下电路板，一切正常，去耦电容接法成功了！我看着电脑屏幕上的“Hello World”，心里有种说不出的满足感。
这小小的电容，就像是生活中的小确幸，虽然简单，但却能带来大大的幸福感。
所以，你看，去耦电容接法，听起来挺技术，其实也挺有趣的。
就像生活中的小事，看似不起眼，却能带来意想不到的惊喜。
下次你看到电路板上的小电容，别忘了，它可是个了不起的小英雄呢。
一步步实现DDR布线综述
一步步实现DDR布线在近几年的硬件产品开发中，作者总结出了一套DDR布线方法，具有高度的可行性，于是作者再次编写一份这样的文章，除了讲述DDR布线规则，还想讲述一下布线过程，采用作者的布线过程可以少走很多弯路。
本文即将讲到的所有方法，无线时代（Beamsky）都经过实际检验。
DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。
如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。
PCB设计软件以Cadence Allgro 16.3为例。
第一步，确定拓补结构（仅在多片DDR芯片时有用）首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。
拓补结构只影响地址线的走线方式，不影响数据线。
以下是示意图。
星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线，菊花链就是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。
第二步，元器件摆放确定了DDR的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守：原则一，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构原则二，地址线上的匹配电阻靠近CPU原则三，数据线上的匹配电阻靠近DDR原则四，将DDR芯片摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯片的数据引脚靠近CPU原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。
一般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT端接电阻。
原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。
电容的去耦半径计算
电容的去耦半径计算电容去耦的一个重要问题是电容的去耦半径。
大多数资料中都会提到电容摆放要尽量靠近芯片，多数资料都是从减小回路电感的角度来谈这个摆放距离问题。
确实，减小电感是一个重要原因，但是还有一个重要的原因大多数资料都没有提及，那就是电容去耦半径问题。
如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。
理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。
当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。
信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。
同样，电容的补偿电流到达扰动区也需要一个延迟。
因此必然造成噪声源和电容补偿电流之间的相位上的不一致。
特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡量这种相位关系。
设自谐振频率为f，对应波长为L，补偿电流表达式可写为：其中，A是电流幅度，R为需要补偿的区域到电容的距离，C为信号传播速度。
当扰动区到电容的距离达到L/4时，补偿电流的相位为pi=3.14，和噪声源相位刚好差180度，即完全反相。
此时补偿电流不再起作用，去耦作用失效，补偿的能量无法及时送达。
为了能有效传递补偿能量，应使噪声源和补偿电流的相位差尽可能的小，最好是同相位的。
距离越近，相位差越小，补偿能量传递越多，如果距离为0，则补偿能量百分之百传递到扰动区。
这就要求噪声源距离电容尽可能的近，要远小于L/4。
实际应用中，这一距离最好控制在L/50~L/40之间，这是一个经验数据。
例如：0.001uF陶瓷电容，如果安装到电路板上后总的寄生电感为1.6nH，那么其安装后的谐振频率为125.8MHz，谐振周期为7.95ps。
假设信号在电路板上的传播速度为166ps/inch，则波长为47.9英寸。
电容去耦半径为47.9/50=0.958英寸，大约等于2.4厘米。
PCB设计时电容摆放经验分享
PCB设计时电容摆放经验分享(多图)星期三, 06/08/2011 - 23:55 —诸葛匠人顶17踩-9对于电容的安装，首先要提到的就是安装距离。
容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。
容值稍大些的可以距离稍远，最外层放置容值最大的。
但是，所有对该芯片去耦的电容都尽量靠近芯片。
下面的图1就是一个摆放位置的例子。
本例中的电容等级大致遵循10倍等级关系。
图1 电容摆放位置示例还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。
通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都是均匀分布在芯片的四个边上的。
因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。
如果把上图中的680pF电容都放在芯片的上部，由于存在去耦半径问题，那么就不能对芯片下部的电压扰动很好的去耦。
电容的安装在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也是同样。
这样流经电容的电流回路为：电源平面->过孔->引出线->焊盘->电容->焊盘->引出线->过孔->地平面，图2直观的显示了电流的回流路径。
图2 流经电容的电流回路放置过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小。
图3显示了几种过孔放置方法。
图3高频电容过孔放置方法第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，一定要避免这样做，这时最糟糕的安装方式。
第二种方法在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生电感也较小，可以接受。
第三种在焊盘侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比较好的方法。
第四种在焊盘两侧都打孔，和第三种方法相比，相当于电容每一端都是通过过孔的并联接入电源平面和地平面，比第三种寄生电感更小，只要空间允许，尽量用这种方法。
最后一种方法在焊盘上直接打孔，寄生电感最小，但是焊接是可能会出现问题，是否使用要看加工能力和方式。
RLC串联谐振频率及其计算公式
2009-04-2109:51串联谐振是指所研究的串联电路部分的电压和电流达到同相位,即电路中电感的感抗和电容的容抗在数值上时相等的,从而使所研究电路呈现纯电阻特性,在给定端电压的情况下,所研究的电路中将出现最大电流,电路中消耗的有功功率也最大.1.谐振定义：电路中L、C两组件之能量相等，当能量由电路中某一电抗组件释出时，且另一电抗组件必吸收相同之能量，即此两电抗组件间会产生一能量脉动。
电路电流为最大。
即(3)电路功率因子为1。
即(4)电路平均功率最大。
即P=I2R(5)电路总虚功率为零。
即Q L=Q C?Q T=Q L?Q C=06.串联谐振电路之频率：(1)公式：(2)R-L-C串联电路欲产生谐振时，可调整电源频率f、电感器L或电容器C 使其达到谐振频率fr，而与电阻R完全无关。
7.串联谐振电路之质量因子：(1)定义：电感器或电容器在谐振时产生的电抗功率与电阻器消耗的平均功率之比，称为谐振时之品质因子。
(3)电容抗与频率成反比，故为一曲线。
(4)阻抗Z=R+j(X L?X C)当f=fr时，Z=R为最小值，电路为电阻性。
当f＞fr时，X L＞X C，电路为电感性。
当f＜fr时，X L＜X C，电路为电容性。
当f=0或f=∞时,Z=∞，电路为开路。
(5)若将电源频率f由小增大，则电路阻抗Z的变化为先减后增。
9.串联谐振电路之选择性如图(3)所示：,????????串联谐振电路之选择性：电路电流最大值变动至倍电流最大值时，其(5)f2>f r称为上限截止频率，f1<fr称为下限截止频率。
公式：(6)若将电源频率f由小增大，则电路电流I的变化为先增后减，而质量因子Q 值越大，其曲线越尖锐，即频带宽度越窄，响应越好，选择性越佳。
(7)当频带宽度BW很宽，表示质量因子Q值很低；若Q＜10时，上列公式不适用，此时谐振频率为。
1F=1E6uF=1E9nF="1E12"pF。
什么是旁路电容？什么是去耦电容？它们有什么区别和联系？
什么是旁路电容？什么是去耦电容？它们有什么区别和联系？一、旁路电容在电路中，如果希望将某一频率以上或全部交流成分的信号去掉，那么便可以使用滤波电容。
习惯上，通常将少部分只有滤波作用的电容器称为旁路电容器（Bypass Capacitors）或者傍路电容器。
例如，在晶体管的射极电阻或真空管的阴极电阻上并联的电容器，就被称为旁路电容（因为交流信号是经该电容器而进入接地端的）；又如在电源电路中，除了数千微法的平滑滤波或反交联电容之外，通常也用零点几微法的高频电容来将高频旁路（实际上，此高频旁路电容也可被视为高频滤波及反交联电容）。
旁路电容的应用电路如下图所示。
二、去耦电容在电子电路中，经常会看到在集成电路的电源引脚附近有一个电解电容器，这个电容器就是去耦合电容器，简称去耦电容（Decoupling Capacitors），又称退耦电容器。
去耦电容器通常有两个作用：一个是蓄能；一个是去除高频噪声。
去耦电容器主要是去除高频，如RF信号的干扰。
干扰的进入方式是通过电磁辐射。
为什么说去耦电容具有蓄能的作用呢？举个简单的例子，我们就能很容易地明白了：我们可以把总电源看作一个水库，我们大楼内的家家户户都需要供水，这时，水不是直接来自于水库，那样距离太远啦，等水过来，我们已经渴的不行了，实际上我们用的水来自于大楼附近的水塔。
集成电路在工作的时候，其电流是不连续的，而且频率很高，而集成电路的电源引脚到总电源有一段距离，即便距离不长，在频率很高的情况下，阻抗也会很大（线路的电感影响非常大），这样会导致器件在需要电流的时候，不能及时供给，而去耦电容器可以弥补此不足，这也是为什么很多电路板在高频器件电源引脚处放置小电容的原因之一。
集成电路内部的开关在工作时产生的高频开关噪声将沿着电源线传播，去耦电容的主要功能就是提供一个局部的直流电源给集成电路，以减少开关噪声在电路板的传播并将噪声引导到地。
去耦电容器还可以防止电源携带的噪声对电路构成干扰，在设计电路时，去耦电容应放置在电源入口处，连线应尽可能短。
电容退耦原理
（公式 3）
当频率很低时，
远小于
，整个电容器表现为电容性，当频率很高时，
大
于
，
电容器此时表现为电感性，因此“高频时电容不再是电容”，而呈现为电感。当
时，
，此时容性阻抗矢量与感性阻抗之差为 0， 电容的总阻抗最小，表现为纯电阻特性。 该频率点就是电容的自谐振频率。自谐振频率点是区分电容是容性还是感性的分界点，高于谐振频率时， “电容不再是电 容”，因此退耦作用将下降。因此，实际电容器都有一定的工作频率范围，只有在其工作
其中：L 是过孔的寄生电感，单位是 nH。h 为过孔的长度，和板厚有关，单位是英寸。d 为过孔的直径， 单位是英寸。下面就计算一个常见的过孔的寄生电感，看看有多大，以便有一个感性认识。设过孔的长度 为 63mil（对应电路板的厚度 1.6 毫米，这一厚度的电路板很常见），过孔直径 8mil，根据上面公式得：
著名的 TargetImpedance（目标阻抗）
目标阻抗（TargetImpedance）定义为：
（公式 4）
其中： 为要进行去耦的电源电压等级，常见的有 5V、3.3V、1.8V、1.26V、1.2V等。
为
允许的电压波动，在电源噪声余量一节中我们已经阐述过了，典型值为 2.5%。
为负载芯片的最大
在制作电路板时，通常会在负载芯片周围放置很多电容，这些电容就起到电源退耦作用。其原理可用 图 1说明。
图 1去耦电路 当负载电流不变时，其电流由稳压电源部分提供，即图中的 I0，方向如图所示。此时电容两端电压与 负载两端电压一致，电流 Ic为 0，电容两端存储相当数量的电荷，其电荷数量和电容量有关。当负载瞬态 电流发生变化时，由于负载芯片内部晶体管电平转换速度极快，必须在极短的时间内为负载芯片提供足够 的电流。但是稳压电源无法很快响应负载电流的变化，因此，电流 I0不会马上满足负载瞬态电流要求，因 此负载芯片电压会降低。但是由于电容电压与负载电压相同，因此电容两端存在电压变化。对于电容来说 电压变化必然产生电流，此时电容对负载放电，电流 Ic不再为 0，为负载芯片提供电流。根据电容等式：
为什么去耦电容就近摆放
为什么去耦电容就近摆放因为去耦电容有有效半径哦，放的远了失效的。
电容去耦的一个重要问题是电容的去耦半径。
大多数资料中都会提到电容摆放要尽量靠近芯片，多数资料都是从减小回路电感的角度来谈这个摆放距离问题。
确实，减小电感是一个重要原因，但是还有一个重要的原因大多数资料都没有提及，那就是电容去耦半径问题。
如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。
理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。
当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。
信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。
同样，电容的补偿电流到达扰动区也需要一个延迟。
因此必然造成噪声源和电容补偿电流之间的相位上的不一致。
特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡量这种相位关系。
当扰动区到电容的距离达到时，补偿电流的相位为，和噪声源相位刚好差180度，即完全反相。
此时补偿电流不再起作用，去耦作用失效，补偿的能量无法及时送达。
为了能有效传递补偿能量，应使噪声源和补偿电流的相位差尽可能的小，最好是同相位的。
距离越近，相位差越小，补偿能量传递越多，如果距离为0，则补偿能量百分之百传递到扰动区。
这就要求噪声源距离电容尽可能的近，要远小于。
实际应用中，这一距离最好控制在（λ/40 -λ/50）之间，这是一个经验数据。
例如：0.001uF陶瓷电容，如果安装到电路板上后总的寄生电感为1.6nH，那么其安装后的谐振频率为125.8MHz，谐振周期为7.95ps。
假设信号在电路板上的传播速度为166ps/inch，则波长为47.9英寸。
电容去耦半径为47.9/50=0.958英寸，大约等于2.4厘米。
本例中的电容只能对它周围2.4厘米范围内的电源噪声进行补偿，即它的去耦半径2.4厘米。
去耦电容的容值计算和布局布线
去耦电容的容值计算和布局布线有源器件在开关时产生的高频开关噪声将沿着电源线传播。
去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播，和将噪声引导到地。
去耦电容的容值计算去耦的初衷是：不论IC对电流波动的规定和要求如何都要使电压限值维持在规定的允许误差范围之内。
使用表达式：C·⊿U=I·⊿t由此可计算出一个IC所要求的去耦电容的电容量C。
⊿U是实际电源总线电压所允许的降低，单位为V。
I是以A（安培）为单位的最大要求电流；⊿t是这个要求所维持的时间。
xilinx公司推荐的去耦电容容值计算方法：推荐使用远大于1/m乘以等效开路电容的电容值。
此处m是在IC的电源插针上所允许的电源总线电压变化的最大百分数，一般IC的数据手册都会给出具体的参数值。
等效开路电容定义为：C=P/(f·U^2)式中：P——IC所耗散的总瓦数；U——IC的最大DC供电电压；f——IC的时钟频率。
一旦决定了等效开关电容，再用远大于1/m的值与它相乘来找出IC所要求的总去耦电容值。
然后还要把结果再与连接到相同电源总线电源插针的总数相除，最后求得安装在每个连接到电源总线的所有电源插针附近的电容值。
去耦电容选择不同容值组合的原因：在去耦电容的设计上，通常采用几个不同容值（通常相差二到三个数量级，如0.1uF与10uF），基本的出发点是分散串联谐振以获得一个较宽频率范围内的较低阻抗。
电容谐振频率的解释：由于焊盘和引脚的原因，每个电容都存在等效串联电感（ESL），因此自身会形成一个串联谐振电路，LC串联谐振电路存在一个谐振频率，随着电力的频率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效果，如下图所示。
因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。
电容的容值选择一般取决于电容的谐振频率。
退藕电容的一般配置原则
1.14.1、退藕电容的一般配置原则1.电源输入端跨接10~100uf的电解电容器。
如有可能，接100uf 以上的更好。
2.原则上每个集成电路芯片都应布置一个0.01pf的瓷片电容，如遇印制板空隙不够，可每4~8个芯片布置一个1~10pf的但电容。
3.对于抗噪能力弱、关断时电源变化大的器件，如ram、rom存储器件，应在芯片的电源线和地线之间直接入退藕电容。
4、电容引线不能太长，尤其是高频旁路电容不能有引线。
此外，还应注意以下两点：a、在印制板中有接触器、继电器、按钮等元件时．操作它们时均会产生较大火花放电，必须采用附图所示的rc电路来吸收放电电流。
一般r取1~2k，c取2.2~47uf。
b、cmos的输入阻抗很高，且易受感应，因此在使用时对不用端要接地或接正电源。
由于大部分能量的交换也是主要集中于器件的电源和地引脚，而这些引脚又是独立的直接和地电平面相连接的。
这样，电压的波动实际上主要是由于电流的不合理分布引起。
但电流的分布不合理主要是由于大量的过孔和隔离带造成的。
这种情况下的电压波动将主要传输和影响到器件的电源和地线引脚上。
为减小集成电路芯片电源上的电压瞬时过冲，应该为集成电路芯片添加去耦电容。
这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。
当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时，其平滑毛刺的效果最好。
这就是为什么有一些器件插座上带有去耦电容，而有的器件要求去耦电容距器件的距离要足够的小。
去耦电容配置的一般原则如下：●电源输入端跨接一个10～100uF的电解电容器，如果印制电路板的位置允许，采用100uF以上的电解电容器的抗干扰效果会更好。
●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。
如遇到印制电路板空间小而装不下时，可每4～10个芯片配置一个1～10uF钽电解电容器，这种器件的高频阻抗特别小，在500kHz～20MHz范围内阻抗小于1Ω，而且漏电流很小（0.5uA以下）。
由多个电组成的去耦旁路电路,电容怎么布局摆放,先大后小还是先小后大？
由多个电组成的去耦旁路电路,电容怎么布局摆放,先大后小还是先小后大？
对于噪声敏感的IC电路，为了达到更好的滤波效果，通常会选择使用多个不同容值的电容并联方式，以实现更宽的滤波频率，如在IC电源输入端用1μF、100nF和10nF并联可以实现更好的滤波效果。
那现在问题来了，这几个不同规格的电容在PCB布局时该怎么摆，电源路径是先经大电容然后到小电容再进入IC，还是先经过小电容再经过大电容然后输入IC。
我们知道，在实际应用中，电容不仅仅是理想的电容C，还具有等效串联电阻ESR及等效串联电感ESL，如下图所示为实际的电容器的简化模型：
在高速电路中使用电容需要关注一个重要的特性指标为电容器的自谐振频率，电容自谐振频率公式表示为：
自谐振频率点是区分电容器是容性还是感性的分界点，低于谐振频率时电容表现为电容特性，高于谐振频率是电容表现为电感特性，只有在自谐振频率点附近电容阻抗较低，因此，实际去耦电容都有一定的工作频率范围，只有在其自谐振频率点附近频段内，电容才具有很好的去耦作用，使用电容器进行电源去耦时
需要特别注意这一点。
电容的特性阻抗可表示为：
可见大电容（1uF）的自谐振点低于小电容(10nF)，相应的，大电容对安装的PCB电路板上产生的寄生等效串联电感ESL的敏感度小于小电容。
SO，小电容应该尽量靠近IC的电源引脚摆放，大电容的摆放位置相对宽松一些，但都应该尽量靠近IC摆放，不能离IC距离太远，超过其去耦半径，便会失去去耦作用。
以上情况适用于未使用电源平面的情况，对于高速电路电路，一般内层会有完整的电源及地平面，这时去耦电容及IC的电源地引脚直接过孔via打到电源、地平面即可，不需用导线连接起来。
4层板去耦电容放置指南
4层板去耦电容放置指南
1. 电源层：在四层板中，通常会有一个专门的电源层。
将去耦电容尽可能靠近芯片的电源引脚放置，可以提供最短的电流路径和最小的阻抗。
这样可以有效地降低电源噪声并提供稳定的电源供应。
2. 地层：地层用于提供信号返回路径和屏蔽。
将去耦电容放置在地层上，可以提供良好的接地，减少信号干扰。
确保电容的负极连接到地层，以提高去耦效果。
3. 对称放置：对于对称布局的电路，尽量将去耦电容对称放置在芯片的两侧。
这样可以保持信号路径的对称性，减少信号失真和反射。
4. 靠近时钟源：如果电路板上存在时钟信号源，将去耦电容放置在时钟源附近可以减少时钟信号的噪声和抖动。
这样可以提高系统的稳定性和可靠性。
5. 避免走线穿过电容：尽量避免在去耦电容上方或下方走线，因为走线会增加电容的寄生电感，降低去耦效果。
如果必须走线，尽量保持走线短而粗。
6. 分组放置：根据不同的电源域或功能模块，将去耦电容分组放置。
这样可以方便管理和维护，同时减少不同电源域之间的相互干扰。
7. 使用多个电容值：使用多个不同容值的去耦电容可以在不同频率范围内提供更好的去耦效果。
一般选择几个不同容值的电容，如 0.1uF、1uF 和 10uF 等。
总之，合理的去耦电容放置可以提高电路板的性能和可靠性。
在设计过程中，应根据具体的电路需求和布局约束来优化电容的放置。
DDR布线规则与过程
DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。
如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。
PCB设计软件以Cadence Allgro 16.3为例。
第一步，确定拓补结构（仅在多片DDR芯片时有用）首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。
拓补结构只影响地址线的走线方式，不影响数据线。
以下是示意图。
星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线，菊花链就是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。
第二步，元器件摆放确定了DDR的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守：原则一，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构原则二，地址线上的匹配电阻靠近CPU原则三，数据线上的匹配电阻靠近DDR原则四，将DDR芯片摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯片的数据引脚靠近CPU原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。
一般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT 端接电阻。
原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。
以下是带有VTT端接电阻的DDR2元器件摆放示意图，在这个例子中，没有串联匹配电阻，VTT端接电阻摆放在了地址线可以到达的最远距离。
以下是DDR3元器件摆放示意图，请注意，这里使用的CPU支持双通道DDR3，所以看到有四片（参考设计是8片）DDR3，其实是每两个组成一个通道，地址线沿着图中绿色的走线传递，实现了菊花链拓补。
单片机去耦电容作用
单片机去耦电容作用单片机去耦电容作用是非常重要的，因为去耦电容的作用能够提供防干扰效果，从而保证单片机的正常工作。
接下来，我们将详细介绍单片机去耦电容的作用和实现方式。
2. 单片机去耦电容应该如何选型单片机去耦电容的选型需要根据单片机的工作频率和电源电压来决定。
一般来说，单片机工作频率越高，需要的去耦电容就越大。
电源电压也是影响去耦电容选型的因素之一。
在实际应用中，可以根据单片机厂商提供的去耦电容选型公式来确定具体的电容值。
ST公司的STM32系列单片机，其去耦电容的选型公式为：Cdec = Imax × Vdec / (ΔV × Fosc)Cdec为单片机去耦电容的容值；Imax为单片机最大电流；Vdec为电压下降值，一般为0.3V；ΔV为电容器耐压值；Fosc为单片机操作频率。
3. 单片机去耦电容的实现方式单片机去耦电容的实现方式一般有两种，一种是使用表面贴装电容，另一种是使用插件式电容。
表面贴装电容常用于小型电子产品中，其特点是体积小，重量轻，可以在PCB板的两侧安装，使得整个电路板更加紧凑。
插件式电容则一般用于大型电子产品中，其特点是具有更好的耐用性和更大的电容值，但是体积较大，需要占用更多的空间。
1) 正确放置电容：将去耦电容放置在单片机电源引脚和电源电容之间，这样可以很好地滤除高频噪声。
2) 选择适当的引脚连接方式：将去耦电容与单片机连接的引脚长度要尽量短，同时最好使用银河屏蔽线等有一定抗干扰能力的线材来连接。
3) 正确的板布局：将去耦电容尽可能靠近单片机，同时在设计PCB板时还应尽量减少电源线的长度，从而降低由于线路电阻和电感产生的电流噪声。
4) 具备良好的接地和电源设计: 设计单片机电路时，需要保证其具备良好的接地和电源设计，从而使去耦电容能够起到最佳的滤波效果。
单片机去耦电容的作用非常重要，能够有效地提高单片机的抗干扰能力，保证其正常工作。
在设计单片机电路时一定要注意为其选择合适的去耦电容，同时合理安装和布局，从而有效提高单片机的可靠性。
原理图制图规范
原理图制图规范（摘自中兴电路设计规范）(软件版本：应该是Cadence)1、原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字)或左方（侧放文字）下图分别为符合规范和不符合规范的例子。
2、原理图上的各种标注应清晰，不允许文字重叠不允许文字重叠。
3、去耦电容的放置去耦电容分为两种：局部去耦和全局去耦。
局部去耦目的很明确的布置在芯片附近，为芯片和附近的信号提供信号回流路径和电源去耦。
全局电容布置于板上各处。
将去耦电容和器件在原理图上靠近放置，可以有针对性、有计划地添加局部去耦，在布局时应该注意将相应位号的电容摆放在需要去耦的芯片附近。
全局去耦电容主要分布在单板上没有去耦电容的部分，以及换层过孔的附近，提供信号回流通路。
4、差分线命名差分线推荐使用+/-（p/n）结尾，便于在辨认网络，在布线时添加合适的约束以及信号完整性分析。
无特殊情况推荐将+/-符号放在信号名最后。
Altium Designer中推荐使用p/n结尾。
5、时钟信号的命名为了方便信号完整性分析和布线约束制定，并保证不引起歧义，时钟信号必须以规定的CLK后缀结束。
其他信号，例如时钟使能信号等，一律禁止以该信号命名后缀结束。
时钟信号命名还应体现出时钟频率。
根据绘图者的习惯，可以体现出时钟的流向、用途、来源等信息。
例如：FPGA1_8K_CLK，FPGA2_33M_CLK，OIB0_52CHIP_TCLK 都是符合规范的命名。
串联端接时钟网络的命名参见串联端接网络的绘制和命名6、串联端接网络的绘制和命名对于源端端接网络，正确的画法应该是将串阻直接画在驱动器件的输出端，串阻和驱动器件之间的网络可以不进行命名，串阻之后的网络进行命名。
如下图所示为一个正确的范例。
如果将串阻放在接收端，或者在串阻之前的信号进行命名，串阻之后的信号不进行命名，都会使得布线的分析和检查困难，甚至会造成串阻被放置在接收端而未被查出的结果，导致信号完整性较差。
电容去耦原理解释十分透彻
电容去耦原理(解释十分透彻)————————————————————————————————作者：————————————————————————————————日期：2电容退耦原理采用电容退耦是解决电源噪声问题的主要方法。
这种方法对提高瞬态电流的响应速度，降低电源分配系统的阻抗都非常有效。
对于电容退耦，很多资料中都有涉及，但是阐述的角度不同。
有些是从局部电荷存储（即储能）的角度来说明，有些是从电源分配系统的阻抗的角度来说明，还有些资料的说明更为混乱，一会提储能，一会提阻抗，因此很多人在看资料的时候感到有些迷惑。
其实，这两种提法，本质上是相同的，只不过看待问题的视角不同而已。
为了让大家有个清楚的认识，本文分别介绍一下这两种解释。
4.1 从储能的角度来说明电容退耦原理。
在制作电路板时，通常会在负载芯片周围放置很多电容，这些电容就起到电源退耦作用。
其原理可用图 1 说明。
图 1 去耦电路当负载电流不变时，其电流由稳压电源部分提供，即图中的 I0，方向如图所示。
此时电容两端电压与负载两端电压一致，电流 Ic 为 0，电容两端存储相当数量的电荷，其电荷数量和电容量有关。
当负载瞬态电流发生变化时，由于负载芯片内部晶体管电平转换速度极快，必须在极短的时间内为负载芯片提供足够的电流。
但是稳压电源无法很快响应负载电流的变化，因此，电流 I0 不会马上满足负载瞬态电流要求，因此负载芯片电压会降低。
但是由于电容电压与负载电压相同，因此电容两端存在电压变化。
对于电容来说电压变化必然产生电流，此时电容对负载放电，电流 Ic 不再为 0，为负载芯片提供电流。
根据电容等式：（公式 1）只要电容量 C 足够大，只需很小的电压变化，电容就可以提供足够大的电流，满足负载瞬态电流的要求。
这样就保证了负载芯片电压的变化在容许的范围内。
这里，相当于电容预先存储了一部分电能，在负载需要的时候释放出来，即电容是储能元件。
储能电容的存在使负载消耗的能量得到快速补充，因此保证了负载两端电压不至于有太大变化，此时电容担负的是局部电源的角色。
去耦电容摆放规则
去耦电容摆放规则
去耦电容的摆放规则主要包括以下几点：
1. 配置位置：去耦电容应尽量靠近目标芯片的电源引脚，这样可以最大限度地缩短电流路径，减少所经过的电阻和电感，提供更好的补偿效果。
2. 大小选择：去耦电容的大小应根据目标芯片的需求和工作频率来选择。
一般而言，较大的电容值能够提供更好的瞬态补偿效果。
常见的去耦电容值通常在几十微法（uF）到几百微法（uF）范围内。
3. 多电容并联：针对不同频率范围的干扰，可以配置多个电容并联来实现更好的滤波效果。
例如，可以同时配置一个较小容值的陶瓷电容和一个较大容值的电解电容，以满足高频和低频噪声的补偿需求。
4. 电容的连接：电容的连接应确保电流的流畅性和稳定性，应尽量避免在电容器上使用走线以降低连接电感。
应将电容放置在有源器件附近以共享相同的过孔，同时应将过孔放置在靠近安装焊盘的位置，并尽可能靠近两个电容器过孔。
5. 电容的安装：在安装电容时，应将所有本地帽安装在最靠近平面的板上，将电容焊接焊盘附近放置过孔，同时将电容器放置在与数字和模拟接地相同的层上。
对于BGA（球栅阵列）的去耦电容器放置，应放置在BGA另一侧的引脚下方，而不是在BGA的电源/接地部分内每个球放置一个过孔。
遵循这些规则可以确保去耦电容的正确摆放，从而提高电路的性能和稳定性。
去耦电容排序
去耦电容排序
在电路设计中，去耦电容是一种常见的电路元件，用于提供局部电源稳定性并减小电源噪声。
在布局设计时，为了最大限度地减小电源噪声和电磁干扰，通常需要将去耦电容按照一定的顺序进行排序。
通常情况下，去耦电容的排序应该遵循以下原则：
1. 将最大的去耦电容放置在最接近电源引脚的位置；
2. 将较小的去耦电容放置在较远离电源引脚的位置；
3. 尽量使所有去耦电容的电场在同一方向上，以减小电场干扰；
4. 尽量使所有去耦电容平行于电路板边缘放置，以减小电场反射。
在实际设计中，还应该根据具体电路的特点和需要进行调整，以达到最佳的布局效果。
同时，还需要注意电容的选型和品质，以确保电容能够在设计要求的工作温度范围内正常工作，并且具有足够的寿命和稳定性。
0.1uf 电源退耦电容
0.1uf 电源退耦电容1.引言1.1 概述概述部分的内容：电源退耦电容在电子电路设计中扮演着至关重要的角色。
在现代电子设备中，各种集成电路和元件需要稳定而干净的电源供电，以确保其正常工作和长久的使用寿命。
而电源退耦电容则能在一定程度上解决这一问题。
电源退耦电容是一种常见的电容器，其主要作用是提供稳定的电源电压以满足集成电路和元件的供电需求。
它通过将电源和地之间的电压波动吸收和抑制到最低限度，从而保持电源电压的稳定性。
这种稳定性对于各种电子设备的正常运行至关重要，特别是对于高频和数字信号处理应用。
在很多情况下，电源退耦电容的额定值为0.1uf（微法）是一个常见的选择。
这是因为0.1uf电容在吸收高频噪声和尖峰信号方面表现良好，并且对于大多数集成电路起到了很好的补偿作用。
它能够同时满足电流输出的快速响应和电压的稳定性要求。
选择合适的0.1uf电源退耦电容需要考虑多个因素，包括工作频率、功耗要求、尺寸和成本等。
通常情况下，我们可以根据电路设计的要求和厂商的建议来选择合适的电容器。
此外，对于特殊应用场景，也可以采用多个电源退耦电容并联使用，以进一步提高电源稳定性和抗干扰能力。
综上所述，电源退耦电容对于电子设备的稳定运行至关重要。
选用合适的0.1uf电源退耦电容能够有效地抑制电源噪声和波动，提供干净、稳定的电源供电，从而为各种电子元件和集成电路的正常工作提供保障。
对于电路设计工程师来说，了解和掌握电源退耦电容的选择和应用方法是非常重要的。
在接下来的文章中，我们将详细讨论电源退耦电容的定义、作用以及选择方法，以帮助读者更好地理解和应用这一重要的电子元件。
文章结构部分的内容可以包括以下内容：文章结构部分主要是对整篇文章的组织进行介绍，让读者了解文章的布局和章节安排。
以下是对本篇长文的结构进行详细说明：1. 引言：本部分主要是对本篇长文的背景和目的进行介绍。
1.1 概述：简要介绍电源退耦电容的概念和作用，引出接下来的论述。
去藕电容 一大一小 总结
总结：1.电源对地常接一大一小的电容（去耦电容）2.由于制作的原因，大电容的分布电感比较大，电感对高频信号的阻抗是很大的，所以，大电容的高频性能不好；小容量电容分布电感很小，这样它就具有了很好的高频性能，但由于容量小的缘故，对低频信号的阻抗大3.大容量电解电容肩负着低频交变信号的退耦，滤波，平滑之作用；而小容量电容则以自身固有之优势，消除电路网络中的中，高频寄生耦合。
4所谓去耦，既防止前后电路网络电流大小变化时，在供电电路中所形成的电流冲动对网络的正常工作产生影响。
换言之，去耦电路能够有效的消除电路网络之间的寄生耦合。
去耦滤波电容的取值通常为47~200μF，退耦压差越大时，电容的取值应越大。
所谓去耦压差指前后电路网络工作电压之差。
耦合电容如何布置？有什么原则？是不是每个电源引脚都要布置一个0.1uF电容，有时看到0.1uF和10uF并联使用，为什么？所谓去耦，既防止前后电路网络电流大小变化时，在供电电路中所形成的电流冲动对网络的正常工作产生影响。
换言之，去耦电路能够有效的消除电路网络之间的寄生耦合。
去耦滤波电容的取值通常为47~200μF，退耦压差越大时，电容的取值应越大。
所谓去耦压差指前后电路网络工作电压之差。
如下图为典型的RC去耦电路，R起到降压作用：大家看到图中，在一个大容量的电解电容C1旁边又并联了一个容量很小的无极性电容C2原因很简单，因为在高频情况下工作的电解电容与小容量电容相比，无论在介质损耗还是寄生电感等方面都有显著的差别（由于电解电容的接触电阻和等效电感的影响，当工作频高于谐振频率时，电解电容相当于一个电感线圈，不再起电容作用）。
在不少典型电路，如电源去耦电路，自动增益控制电路及各种误差控制电路中，均采用了大容量电解电容旁边并联一只小电容的电路结构，这样大容量电解电容肩负着低频交变信号的去耦，滤波，平滑之作用；而小容量电容则以自身固有之优势，消除电路网络中的中，高频寄生耦合。
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相信刚毕业的大学生，刚进单位犯错误是在所难免的，可能每个人都会有一个老师去带，如果你遇到了一个认真并且对你负责的老师带你，那我恭喜你，你的运气很好，因为一开始他对你的严格往往会使你受益终身。
当然被别人批评永远是我们不愿意听到的，如果你既不想被老师批评，又想自己今后进步的很快，唯一的路径就是努力学习了。
前面说了一些自己经历的感受，下面我们开始说正题了。
相信对做硬件的工程师，毕业开始进公司时，在设计PCB时，老工程师都会对他说，PCB走线不要走直角，走线一定要短，电容一定要就近摆放等等。
但是一开始我们可能都不了解为什么这样做，就凭他们的几句经验对我们来说是远远不够的哦，当然如果你没有注意这些细节问题，今后又犯了，可能又会被他们骂，“都说了多少遍了电容一定要就近摆放，放远了起不到效果等等”，往往经验告诉我们其实那些老工程师也是只有一部分人才真正掌握其中的奥妙，我们一开始不会也不用难过，多看看资料很快就能掌握的。
直到被骂好几次后我们回去找相关资料，为什么设计PCB电容要就近摆放呢，等看了资料后就能了解一些，可是网上的资料很杂散，很少能找到一个很全方面讲解的。
工作两年后，我看到了相关人士讲的相关文章。
下面这篇文章是我转载于博士的一片关于电容去耦半径的讲解，相信你看了之后可以很牛x的回答和避免类似问题的发生。
老师问：为什么去耦电容就近摆放呢？
学生答：因为它有有效半径哦，放的远了失效的。
电容去耦的一个重要问题是电容的去耦半径。
大多数资料中都会提到电容摆放要尽量靠近芯片，多数资料都是从减小回路电感的角度来谈这个摆放距离问题。
确实，减小电感是一个重要原因，但是还有一个重要的原因大多数资料都没有提及，那就是电容去耦半径问题。
如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。
理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。
当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。
信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。
同样，电容的补偿电流到达扰动区也需要一个延迟。
因此必然造成噪声源和电容补偿电流之间的相位上的不一致。
特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡量这种相位关系。
设自谐振频率为f，对应波长为，补偿电流表达式可写为：
其中，A是电流幅度，R为需要补偿的区域到电容的距离，C为信号传播速度。
当扰动区到电容的距离达到时，补偿电流的相位为，和噪声源相位刚好差180度，即完全反相。
此时补偿电流不再起作用，去耦作用失效，补偿的能量无法及时送达。
为了能有效传递补偿能量，应使噪声源和补偿电流的相位差尽可能的小，最好是同相位的。
距离越近，相位差越小，补偿能量传递越多，如果距离为0，则补偿能量百分之百传递到扰动区。
这就要求噪声源距离电容尽可能的近，要远小于。
实际应用中，这一距离最好控制在<!--[endif]-->之间，这是一个经验数据。
例如：0.001uF陶瓷电容，如果安装到电路板上后总的寄生电感为1.6nH，那么其安装后的谐振频率为125.8MHz，谐振周期为7.95ps。
假设信号在电路板上的传播速度为166ps/inch，则波长为47.9英寸。
电容去耦半径为47.9/50=0.958英寸，大约等于2.4厘米。
本例中的电容只能对它周围2.4厘米范围内的电源噪声进行补偿，即它的去耦半径2.4厘米。
不同的电容，谐振频率不同，去耦半径也不同。
对于大电容，因为其谐振频率很低，对应的波长非常长，因而去耦半径很大，这也是为什么我们不太关注大电容在电路板上放置位置的原因。
对于小电容，因去耦半径很小，应尽可能的靠近需要去耦的芯片，这正是大多数资料上都会反复强调的，小电容要尽可能近的靠近芯片放置。