集成电路版图设计基础-第1章续：设计规则
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模拟集成电路版图设计基础
三、版图与线路图、工艺的关系
• 1、逻辑图（线路图）------版图-----工艺（流片，形成实物产品） • 2、版图决定于线路图，版图必须和线路图完全一一对应，
根据版图提出的线路图，必须完全实现需求的逻辑功能 • 3、版图受工艺的限制，要么按照特征尺寸画版图，
要么对应具体工艺的特征长度，给出每一种情况的具体数值 • 4、版图的两大任务：
4.相关设置
七、如何绘制版图
5.从原理图将器件导入版图 • 待前面基本设置完成之后便可从原理图将器件导入版图中 • 导入后版图中的器件排布位置和原理图中一致 • 有三种方法可以完成导入
七、如何绘制版图
6.连接器件（常用快捷键）
七、如何绘制版图
6.连接器件（常用快捷键）
七、如何绘制版图
7.实际操作
NMOS晶体管的3倍。 • 两种晶体管的长度看似相同，但却不同，我们很难辨别它们的差异； • 对于N阱来说，N＋区域实际上是与VDD相连接的，而电路图中没有显
示这一连接关系； • 对于衬底来说，P＋区域实际上是与VSS相连接的。而电路图中没有显
示这一连接关系。
七、如何绘制版图
1.需要的软件工具
七、如何绘制版图
光刻胶 Si3 N4
（1）对P型硅片进行氧化， 生成较 薄 的 一 层 Si3N4 ， 然 后进 行 光 刻 ， 刻出有源区后进行场氧化。
紫外线照射
掩膜版 掩膜版图形
P-Si
Si3 N4
P-Si
Si3 N4
P-Si
SiO2
集成电路工艺基础
P-Si (b)
P-Si (c)
P-Si
N＋ (d )
多晶硅 0.5 ～2m
3.1 匹配中心思想 3.2 匹配问题 3.3 如何匹配 3.4 MOS管 3.5 电阻 3.6 电容 3.7 匹配规则
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
集成电路版图设计
(extension)
Y
X
(a)
(b)
Metal3 Via2
Electrode Metal2
Via1
Metal1
Contact P_l\plus_sele
ct/N_plu s_select Poly
Active N_well
TSMC_0.35m CMOS工艺版图各层图形之间最小交叠
X Y
N_well Active Poly P_plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3 Glass
最小宽度(minWidth) 单位：lambda=0.2m
12 2 2 3 2*2(固定尺寸) 3 2*2(固定尺寸) 3 3 2*2(固定尺寸) 5
2. 最小间距(minSep)
间距指各几何图形外边界之间的距离
TSMC_0.35m CMOS工艺版图各层图形之间的最小间隔
Metal3 Via2
19
第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交
20
8.3 图元
• 电路所涉及的每一种元件都是由一套掩模决定的几何形状 和一系列物理、化学和机械处理过程的一个有机组合。
• MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width)和 栅指数(gates)。
• 栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小值 为2 lambda=0.4μm。
• 栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3 lambda=0.6μm。
Y
X
(a)
(b)
Metal3 Via2
Electrode Metal2
Via1
Metal1
Contact P_l\plus_sele
ct/N_plu s_select Poly
Active N_well
TSMC_0.35m CMOS工艺版图各层图形之间最小交叠
X Y
N_well Active Poly P_plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3 Glass
最小宽度(minWidth) 单位：lambda=0.2m
12 2 2 3 2*2(固定尺寸) 3 2*2(固定尺寸) 3 3 2*2(固定尺寸) 5
2. 最小间距(minSep)
间距指各几何图形外边界之间的距离
TSMC_0.35m CMOS工艺版图各层图形之间的最小间隔
Metal3 Via2
19
第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交
20
8.3 图元
• 电路所涉及的每一种元件都是由一套掩模决定的几何形状 和一系列物理、化学和机械处理过程的一个有机组合。
• MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width)和 栅指数(gates)。
• 栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小值 为2 lambda=0.4μm。
• 栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3 lambda=0.6μm。
集成电路模拟版图设计基础
GND
电路图
版图
第一部分：了解版图
2. 版图的意义： 3. 1）集成电路掩膜版图设计师实现集成电路制造
所必不可少的设计环节，它不仅关系到集成电路 的功能是否正确，而且也会极大程度地影响集成 电路的性能、成本与功耗。 4. 2）它需要设计者具有电路系统原理与工艺制造 方面的基本知识，设计出一套符合设计规则的 “正确”版图也许并不困难，但是设计出最大程 度体现高性能、低功耗、低成本、能实际可靠工 作的芯片版图缺不是一朝一夕能学会的本事。
第四部分：版图设计艺术
6）保证对称性 6.1 轴对称的布局 6.2 四角交叉布局 6.2.1 缓解热梯度效应和工艺梯度效应的影响 6.2.2 连线时也要注意对称性 同一层金属 同样多的瞳孔 同样长的金属线 6.3 器件之间、模块之间，尽量让所有东西布局对称 7）信号线匹配 7.1 差分信号线，彼此靠近，相同长度 7.2 寄生效应相同，延迟时间常数相同，信号上升下降时间相同 8）器件尺寸的选择 8.1 相同的宽度 8.2 尺寸大些 8.2.1 工艺刻蚀偏差所占的比例小些
2.1器件 2.1.2 电阻 选择合适的类型，由电阻阻值、方块电
阻值，确定 W、L；R=L/W*R0
电阻类型
电阻版图
第二部分：版图设计基础
2.1器件 2.1.3 电容
1) 电容值计算C=L*W*C0 2) 电容分类：
poly电容 MIM电容 基于单位面积电容值 MOS电容 源漏接地，基于栅电容， C=W*L*Cox
IC模拟版图设计
第三部分：版图的准备 必要文件 设计规则 DRC文件 LVS文件
第三部分：版图的准备
1. 必要文件 PDK *.tf display.drf DRC LVS cds.lib .cdsenv .cdsinit
集成电路方向(IC layout )课程体系
集成电路版图设计课程体系课程体系阶段划分课程体系采取模块化的方式，并从总体上划分为三大阶段【第一阶段】基础知识：1、常见半导体器件知识2、常见集成电路制造工艺3、基本的CMOS、Bipolar集成电路工艺4、常见电路图及其原理数字部分：inv、nand、nor、and、or、xor、xnor、latch、flip-flop、decoder、encoder etc模拟部分：opamp、comparator、ibias、bandgap、pll、osc etc5、cadence/virtuoso工具的使用（包括常见gds的stream in/stream out、hotkey等。
）6、设计规则的学习7、目前IC新工艺通过该阶段的学习，学员应知晓集成电路产业，清楚版图设计工作内容，掌握一定的模拟、数字电路知识，掌握基本的CMOS、Bipolar集成电路工艺，了解集成电路设计流程及制造工艺步骤，能看懂常见厂商设计规则，并初步具备使用版图设计工具能力。
【第二阶段】高阶应用与项目实践：1、常见设计文件的学习包括design-rule、technology-file、lvs/drc commandfile、netlist等文件。
2、常见电路模块的版图设计数字部分：inv、nand、nor、and、or、xor、xnor、latch、flip-flop etc模拟部分：opamp、comparator、ibias、bandgap etc3、常见模拟器件的版图设计Res、cap、bjt、diode、lan、fuse、esd mos、PAD等通过该阶段的学习，学员可以掌握模拟电路版图与数字电路版图的基本原理以及各自的侧重点，掌握一些设计技巧，对经典电路的经典版图设计有深刻的认识，了解一些特殊类版图设计（ESD等）。
掌握小型数字、模拟组合项目版图设计能力。
【第三阶段】项目实战：根据之前所学内容，进行大项目设计，依托团队合作，工时预估、工期督导、品质跟踪、tape-out所有步骤严格遵照企业流程。
集成电路版图基础
DRC文件
第三部分：版图的准备
4. LVS文件
4.1 LVS: layout versus schematic， 用来进行版图与电路 图对比。 4.2 我们通常使用calibre 这个 工具来进行lvs 检查， 根据run 出来的错误提 示去改正版图，最后 清掉所有的lvs错误。
第三部分：版图的准备
第四部分：版图设计艺术
1.
模拟电路和数字电路的首要目标
模拟电路关注的是功能 1) 电路性能、匹配、速度等 2) 没有EDA软件能全自动实现，所以需要手工处理 数字电路关注的是面积 1) 什么都是最小化 2) Astro、appollo等自动布局布线工具
PMOS版图
第二部分：版图设计基础
以TSMC ,CMOS ,P型衬底单 Nwell工艺为例：NMOS的版 图包括以下层次的图形： NIMP (N+注入) DIFF（有源区） Poly （栅） CONT（过孔） Metal1 （金属） 以TSMC ,CMOS ,P型衬底单 Nwell工艺为例：PMOS的版 图包括以下层次的图形： Nwell （N阱） PIMP (P+注入) DIFF（有源区） Poly （栅） CONT（过孔） Metal1 （金属）
4.3 lvs command file 的设定： 1) 根据你的工艺以及需 求选择你所需要的验 证检查。 2) 选择用命令界面运行 LVS，定义查看LVS报 告文件及LVS报错个 数。
定义金 属层数 关闭ERC 检查
用命令跑 LVS的方式
LVS COMPARE CASE NAMES SOURCE CASE YES LAYOUT CASE YES
IC模拟版图设计
目录
第一部分：了解版图
集成电路版图基础-CMOS版图篇01
沟道长度 L 电流方向
设计中，常以宽度和长度值的比例式即宽 长比（W/L）表示器件尺寸。 例：假设一MOS管，尺寸参数为20/5。则 在版图上应如何标注其尺寸。
20/5
3、图形绘制
英特尔65纳米双核处理器的扫描电镜(SEM)截面图
常用图层 版图图层名称 Nwell Active Pselect Nselect Poly cc Metal1 Metal2 Via 含义 N阱 有源扩散区 P型注入掩膜 N型注入掩膜 多晶硅 引线孔 第一层金属 第二层金属 通孔
“混合棒状图”法：
矩形代表有源区(宽度不限)； 实线代表金属； 虚线代表多晶硅；
“×”代表引线孔。其它层次不画,
通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b
练习
三输入与非门、或非门棒状图
注意：
不同软件对图层名称定义不同； 严格区分图层作用。
版图图层名称 cc（或cont） Via
含义 引线孔（连接金属与多晶硅 或有源区） 通孔（连接第一和第二层金 属）
MOS器件版图图层 ——PMOS
N阱——NWELL P型注入掩模——PSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
MOS器件版图图层 ——NMOS
N型注入掩模——NSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
第二讲集成电路版图设计规则
- 1.5mA 最大电流密度
/um
-
- 禁止并行金属线90度拐角，用135
度拐角代替
a
c.2
b
c.1 c.2
设计规则 via
定义为两层金属之 间的连接孔
符号 尺寸
含义
12.a .7*.7 过孔最小面积
12.b 0.8 过孔间距
12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔
12.g 0.4 金属1对过孔的最小覆盖
6.d 6.e 6.f 6.g
尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -
含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？
引言
一个版图的例子：
习）
VDD
15k
OUT IN 80/0.8
又试问NMOS晶体管的漏极面积和周长是多 少？
设计规则的运用
• TASK3：设计一个简单开关电容电路 （练习）
f1 IN
30/0.6 X
f2 OUT
60/0.6 2pF 6/0.6 12/0.6
又试问X点的寄生电容如何计算？
电路版图设计和规则
第三章集成电路版图设计每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。
3.1认识设计规则（design rule）什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
芯片上每个器件以及互连线都占有有限的面积。
它们的几何图形形状由电路设计者来确定。
（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则）制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定：最小线宽Minimum Width最小间距Minimum Spacing最小延伸Minimum Extension最小包围Minimum Enclosure最小覆盖Minimum Overlay集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！3.2模拟集成电路版图设计中遵从的法则3.2.1电容的匹配对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。
下面是一些IC版图设计中电容匹配的重要规则。
1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。
这些规则能够有效的减少工艺误差以确保模拟器件的功能。
2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。
3）使用正方块电容，并且四个角最好能够切成45度角。
周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容易达到高精度的匹配。
第一章 集成电路工艺与版图设计
P+、N+有源区相关的
设计规则列表
编 号 2.1
描 述 P+、N+有 源区宽度 P+、N+有 源区间距
尺 寸 3.5
目的与作用 保证器件尺寸， 减少窄沟道效应
2.2
3.5
减少寄生效应
P+、N+有源区设计
规则示意图
Poly相关的设计规则列表
编 号 3.1 描 述 尺 寸 3.0 目的与作用 保证多晶硅线的必要电导
版图的布局与布线
布局就是将组成集成电路的各部分合理地布置在芯片上。 布线就是按电路图给出的连接关系，在版图上布置元器
布线规则
件之间、各部分之间的连接。
由于这些连线也要有一定的面积，所以在布局时就要留
下必要的布线通道。
布线规则 1. 电源线和地线应尽可能地避免用扩散区和多晶硅走线，
多晶硅最小宽 度
3.2
3.3
多晶硅间距
与有源区最小 外间距
2.0
1.0
防止多晶硅联条
保证沟道区尺寸
3.4
3.5
多晶硅伸出有 源区
与有源区最小 内间距
1.5
3.0
保证栅长及源、漏区的截断
保证电流在整个栅宽范围内 均匀流动
Poly相关设计规则示意图
Contact相关的设计规则列表
编 号 4.1 描 述 尺 寸 目的与作用 保证与布线的良好接触
NWELL层相关的设计规则
编 号 描 述 尺寸(um) 目的与作用
1.1
N阱最小宽度
10.0
保证光刻精度和器件尺寸
1.2
N阱最小间距
10.0
防止不同电位阱间干扰 保证N阱四周的场注N区环的尺 寸 减少闩锁效应
cadence简介
EDA概述
• EDA技术特征：
（1）硬件采用工作站和PC机。 （2）具有IP模块化芯核的设计和可重复利用功能。 （3）EDA技术采用高级硬件描述语言描述硬件结构、参 数和功能，具有系统级仿真和综合能力。
EDA概述
• EDA工具一般由两部分组成：
逻辑工具 物理工具
物理工具主要实现物理布局布线。 逻辑工具基于网表、布尔逻辑、传输时序等概念。 该两部分由不同工具承担，利用标准化的网表文件进行 数据交换。
• Synopsys公司简介：
是为全球集成电路设计提供电子设计自动化(EDA) 软件工具的主导企业。为全球电子市场提供技术先进的 IC设计与验证平台，致力于复杂的芯片上系统(SoCs)的 开发。总部设在美国加利福尼亚州Mountain View，有 超过60家分公司分布在北美、欧洲、日本与亚洲。 提供前后端完整IC设计方案的领先EDA工具供应商。 是EDA历史上第一次由一家EDA公司集成了业界最好的 前端和后端设计工具。
第二章 EDA概述
• 电子设计自动化（EDA：Electronic Design Automation）就是利用计算机作为工作平台进 行电子自动化设计的一项技术。 • 涵盖内容：系统设计与仿真，电路设计与
仿真，印制电路板设计与校正，集成电 路版图设计数模混合设计，嵌入式系统 设计，软硬件系统协同设计，系统芯片 设计，可编程逻辑器件和可编程系统芯 片设计，专用集成电路设计等
EDA概述
• 软核IP（soft IP）是用可综合的硬件描述语言描述的 RTL级电路功能块，不涉及用与什么工艺相关的电路 和电路元件实现这些描述。 • 优点：设计周期短，设计投入少，不涉及物理实现， 为后续设计留有很大发挥空间，增大了IP的灵活性和 适应性。 • 缺点：会有一定比例的后续工序无法适应软核IP设计， 从而造成一定程度的软核IP修正，在性能上有较大的 不可预知性。
《集成电路版图设计》课件
布局原则
在布局时，应遵循一些基本原则，如模块化、层次化、信号流向清晰等，以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性，如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时，应遵循一些基本原则，如 避免交叉、减少绕线、保持线宽一致 等，以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求，选择合适的布图策略，如层次化、模块化、对称性 等，以提高布图的效率和可维护性。
技巧
在布图过程中，可以采用一些技巧来提高布图的效率和可读性，如使用标准单 元、宏单元等模块化设计，以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能，调节电流和电 压。
电感器
用于实现电路中的电感功能，用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ，以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式，以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式，以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分，实现电路的导通。
弧线
用于表示不同层之间的过渡， 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能，是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能，用于存储电荷 和过滤信号。
集成电路版图基础.pdf
实例：反向器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
集成电路版图设计
2.2 Virtuoso Layout Editor
• Cadence 最突出的优点就在版图。可以说, Cadence 的版图设计及验证工具是任何其 他EDA 软件所无法比拟的。Cadence 的 版图设计工具是Vituoso Layout Editor,即 为版图编辑大师，版图编辑大师不但界 面很漂亮，而且操作方便功能强大可以 完成版图编辑的所有任务。
第三部分 版图验证介绍
3.1 版图验证意义
• 光刻板的制作是非常昂贵的，所以布局验证非常重要。 用Virtuoso Layout Editor 编辑生成的版图是否符合设计 规则、电学规则，其功能是否正确必须通过版图验证 系统来验证。 • 每一工艺均有其设备上和控制上的极限，如光刻分辨 率、化学药品浓度和剂量、作用时间、温度等，因此 在版图上要能容忍变化的发生。为了使晶片厂制作过 程的合理变化不致影响制作的结果，电路设计者所设 计的电路板图必须满足晶片厂提供的设计规则。 • 电路设计及布局设计为不同阶段的独立设计过程，必 须确保版图设计及原电路的一致性。
3.2 版图验证种类
• 布局验证包括： • DRC（Design Rule Check）：对IC的布局（Layout）做 几何空间检查以确保线路能被制版技术所实现。 • ERC（Electrical Rule Check）：检查power, ground的 short, floating device, floating net等指定的电气特性。 • LVS（Layout Versus Schematic)：将layout与schematic 做比较，以检查电路的连接，与MOS的Length、Width 值是否匹配。 • LPE（Layout Parameter Extraction):从layout database extract电器参数（如MOS的W、L值、BJT，diode的 area，perimeter, node的parasitic cap）并以Hspice netlist 方式表示电路
版图设计基础
例：Min.M1 Enclosure for V1:0.01 μm 第一层金属的边缘要超出通孔边缘0.01μm
• 交叠规则
• 两层之间交叠的最小尺寸。交叠规则定义 的两层为不同的层。
• 两层交叠，并且一层要伸出另一层的最小 尺寸
• 两层交叠，两层之间的最小尺寸
设计规则举例 • N阱层相关的设计规则及其示意图
• P+、N+有源区层相关的设计规则及其示意图
• Poly层相关的设计规则及其示意图
• Contact层相关的设计规则及其示意图
• Metal层相关的设计规则及其示意图
• Pad层相关的设计规则及其示意图
二、几何设计规则 －举例及问题讨论
当给定电路原理图设计其版图时，必须根据 所用的工艺设计规则，时刻注意版图同一层上 以及不同层间的图形大小及相对位置关系。然 而对于版图设计初学者来说，第一次设计就能 全面考虑各种设计规则是不可能的。为此，需 要借助版图设计工具的在线设计规则检查 （DRC）功能来及时发现存在的问题。
为了工艺上按比例缩小或版图编辑的需要， 合并接触采用图4.9（a）所示的分离式接触结 构，而不采用图4.9（b）的合并长孔结构。
版图的验证
• 版图设计完成后，还需要进行一系列的检 查和验证。
• 版图的验证包括：设计规则检查（DRC）、 电学规则检查（ERC）、版图参数提取以 及电路图与版图一致性检查（LVS）
• CIF格式 用文本命令来表示掩膜分层和版图图形，通过对 基本图形的描述、图形定义描述、附加图样调用 功能，可以实现对版图的层次性描述。采用字符 格式，可读性较强
EDIF格式 是电路的一种二进制描述，带有电路的单元符号 （symbol）信息，也是纯文本，主要用于电路数 据交换。EDIF文件可读性强
• 交叠规则
• 两层之间交叠的最小尺寸。交叠规则定义 的两层为不同的层。
• 两层交叠，并且一层要伸出另一层的最小 尺寸
• 两层交叠，两层之间的最小尺寸
设计规则举例 • N阱层相关的设计规则及其示意图
• P+、N+有源区层相关的设计规则及其示意图
• Poly层相关的设计规则及其示意图
• Contact层相关的设计规则及其示意图
• Metal层相关的设计规则及其示意图
• Pad层相关的设计规则及其示意图
二、几何设计规则 －举例及问题讨论
当给定电路原理图设计其版图时，必须根据 所用的工艺设计规则，时刻注意版图同一层上 以及不同层间的图形大小及相对位置关系。然 而对于版图设计初学者来说，第一次设计就能 全面考虑各种设计规则是不可能的。为此，需 要借助版图设计工具的在线设计规则检查 （DRC）功能来及时发现存在的问题。
为了工艺上按比例缩小或版图编辑的需要， 合并接触采用图4.9（a）所示的分离式接触结 构，而不采用图4.9（b）的合并长孔结构。
版图的验证
• 版图设计完成后，还需要进行一系列的检 查和验证。
• 版图的验证包括：设计规则检查（DRC）、 电学规则检查（ERC）、版图参数提取以 及电路图与版图一致性检查（LVS）
• CIF格式 用文本命令来表示掩膜分层和版图图形，通过对 基本图形的描述、图形定义描述、附加图样调用 功能，可以实现对版图的层次性描述。采用字符 格式，可读性较强
EDIF格式 是电路的一种二进制描述，带有电路的单元符号 （symbol）信息，也是纯文本，主要用于电路数 据交换。EDIF文件可读性强
版图设计基础
2. 设计规则
设计规则与性能 和成品率的关系
严格遵守设计规则可以极大地避免由于短路、断路 造成的电路失效和容差以及寄生效应引起的性能劣 化。 一般来讲，设计规则反映了性能和成品率之间可能 的最好的折衷。 设计规则并不是区分错误设计和正确设计的分界线。 遵守版图设计规则通常大大增加电路成品率的可能 性。 违反某些具体设计规则可使电路性能改进的可能性 也越大，这种改进可能是以牺牲成品率为代价的。
分析FET特性时
3. 基本工艺层版图
有源区接触
有源区接触（Active Contact）:硅与互连金属的接触
3. 基本工艺层版图
金属层1（Metal1）
金属层：与有源区接触
信号互连线 电源线、地线
Metal1至有源区 接触的最小间距
Metal1线的 最小宽度
3. 基本工艺层版图
金属层：多接触孔
2. 设计规则
最小宽度与最小间距（1）
2. 设计规则
最小宽度与最小间距（2）
2. 设计规则
距离周边最小距离
2. 设计规则
最短露头
2. 设计规则
通孔与接触孔
2. 设计规则
层间互连约束
Metal2不能直接 接有源区、多晶 硅
Metal1、Metal2、 poly不能直接对准
2. 设计规则
显影：光衍射导致边缘模糊化
违背设计规则带来的误差（1）
若两层掩膜未对准会产生问题，如金属塞图形与n+区未 对准会导致n+有源区与p型衬底之间发生短路
2. 设计规则
符合设计规则
违背设计规则带来的误差（2）
不符合设计规则 源、漏短路
符合设计规则
集成电路版图设计基础-第1章续：设计规则
编号
描述
尺寸
6.1
最小焊盘大小
90
目的与作用 封装、邦定需要
6.2
最小焊盘边间距
80
防止信号之间串绕
6.3
最小金属覆盖焊盘
6.0
保证良好接触
6.4
焊盘外到有源区最小距
25.0
离
提高可靠性需要
2020/6/1
《集成电路设计基础》
22
版图几何设计规则
Pad设计规则示意图
2020/6/1
《集成电路设计基础》
集成电路版图设计基础
basics of IC layout design
instructor: Jiang Hao e-mail:jianghao@
2007级微电子
1
1 工艺流程的定义
版图中的工艺层通常是版图设计者定义 工艺的抽象工艺层，它们并不一一对应于芯片 制造时所需要的掩膜层。芯片制造时所需要的 掩膜层是由抽象工艺层给出的版图数据经过逻 辑操作（“与”、“或”或“取反”）获得。
设计者的设计准则(‘rule’ for performance)，用 以提高电路的某些性能，如匹配，抗干扰，速 度等
2007级微电子
28
设计规则的运用
TASK1：设计一个反相器的版图，其中的 NMOS和PMOS晶体管均为最小尺寸（课堂演 示+学生练习）
2007级微电子
29
规则越保守，能工作的电路就越多(即成品率 越高)。
规则越富有进取性，则电路性能改进的可能性 也越大，这种改进可能是以牺牲成品率为代价 的。
2020/6/1
《集成电路设计基础》
8
版图几何设计规则
• 有几种方法可以用来描述设计规则 。其中包括：
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
这些规则是各集成电路制造厂家根据本身的 工艺特点和技术水平而制定的。
因此不同的工艺，就有不同的设计规则。
2020/6/1
《集成电路设计基础》
5
厂家提供设计规则
设计者只能根据厂家提供的设计规 则进行版图设计。
严格遵守设计规则可以极大地避免由于短路、 断路造成的电路失效和容差以及寄生效应引起 的性能劣化。
10.0
防止不同电位阱间干扰
1.3
N阱内N阱覆盖P+
2.0
保证N阱四周的场注N区环的尺寸
1.4
N阱外N阱到N+距离
8.0
减少闩锁效应
2020/6/1
《集成电路设计基础》
12
版图几何设计规则
N阱设计规则示意图
2020/6/1
《集成电路设计基础》
13
版图几何设计规则
P+、N+有源区相关的设计规则列表
规则越保守，能工作的电路就越多(即成品率 越高)。
规则越富有进取性，则电路性能改进的可能性 也越大，这种改进可能是以牺牲成品率为代价 的。
2020/6/1
《集成电路设计基础》
8
版图几何设计规则
• 有几种方法可以用来描述设计规则 。其中包括：
＊以微米分辨率来规定的微米规则 ＊以特征尺寸为基准的λ规则
2020/6/1
《集成电路设计基础》
9
版图几何设计规则
层次 人们把设计过程抽象成若干易
于处理的概念性版图层次，这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
下面以某种N阱的硅栅工艺为例分别 介绍层次的概念。
2020/6/1
《集成电路设计基础》
10
版图几何设计规则
• NWELL硅栅的层次标示
编号
描述
尺寸
6.1
最小焊盘大小
90
目的与作用 封装、邦定需要
6.2
最小焊盘边间距
80
防止信号之间串绕
6.3
最小金属覆盖焊盘
6.0
保证良好接触
6.4
焊盘外到有源区最小距
25.0
离
提高可靠性需要
2020/6/1
《集成电路设计基础》
22
版图几何设计规则
Pad设计规则示意图
2020/6/1
《集成电路设计基础》
2007级微电子
2
Passivation PESiN
00.1.188 uummpprroocceessssSStrtruucctuturree
Feature size L=0.18um
VDD 1.8V/2.5V
Deep NWELL to reduce substrate noise
MIM capacitor(1fF/um^2)
编号 描 述
尺
寸
目的与作用
2.1
P+、N+有源区宽度
3.5
保证器件尺寸，减少窄沟道效
应
2.2
P+、N+有源区间距
3.5
减少寄生效应
2020/6/1
《集成电路设计基础》
14
版图几何设计规则
P+、N+有源区设计规则示意图
2020/6/1
《集成电路设计基础》
15
版图几何设计规则
Poly相关的设计规则列表
MMeetatal-l6
HDP oxide
WW
WW
IMD-5
MeMtaelt-a5l_5
WW MMeteatla--l44
IMD-4 WW
WW IMD-3
WW
MMetaelt-a-2l2
IMD-2
WW
IMD-1
WW
MMeetatal -l1 NhomakorabeaWW
ILD WW
A-Si
PSD
PSD
PSD
NSD
VTP
P2A0P0T7级微电子
23
版图几何设计规则
当给定电路原理图设计其版 图时，必须根据所用的工艺设计 规则，时刻注意版图同一层上以 及不同层间的图形大小及相对位 置关系。
2020/6/1
《集成电路设计基础》
24
所设计方向器的版图：
2007级微电子
25
加工后得到的实际芯片例子：
2007级微电子
26
加工过程中的非理想因素
编号
描述
尺寸
目的与作用
3.1
多晶硅最小宽度
3.0
保证多晶硅线的必要电导
3.2
多晶硅间距
2.0
防止多晶硅联条
3.3
与有源区最小外
间距
3.4
多晶硅伸出有源
区
3.5
与有源区最小内
间距
1.0
保证沟道区尺寸
1.5
保证栅长及源、漏区的截断
3.0
保证电流在整个栅宽范围内均匀
流动
2020/6/1
《集成电路设计基础》
16
版图几何设计规则
Poly相关设计规则示意图
2020/6/1
《集成电路设计基础》
17
版图几何设计规则
Contact相关的设计规则列表
编号
描述
尺寸
4.1
接触孔大小
2.0x2.0
4.2
接触孔间距
2.0
4.3
多晶硅覆盖孔
1.0
4.4
有源区覆盖孔
1.5
4.5
有源区孔到栅距离
1.5
4.6
多晶硅孔到有源区距
制版光刻的分辨率问题 多层版的套准问题 表面不平整问题 流水中的扩散和刻蚀问题 梯度效应
2007级微电子
27
➢ 解决办法
厂家提供的几何设计规则(topological design rule)，确保完成设计功能和一定的芯片成品率， 这些设计规则直接由流片厂家提供。几何设计 规则是版图设计和工艺之间的接口。
19
版图几何设计规则
Metal相关的设计规则列表
编号 5.1
描述
尺寸
金属宽度
2.5
目的与作用 保证铝线的良好电导
5.2
金属间距
2.0
防止铝条联条
2020/6/1
《集成电路设计基础》
20
版图几何设计规则
Metal设计规则示意图
2020/6/1
《集成电路设计基础》
21
版图几何设计规则
Pad相关的设计规则列表
Nwell
WW
WW
NSD
NAPT Pwell
WW
WW
MMeetatal-l3 WW
WW
WW
Poly
NSD
Trench oxide 3
P Substrate
2 版图几何设计规则
芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷” 和叠加过程，但中间是否 会带来误差？
4
设计规则
由于器件的物理特性和工艺的限制，芯片上 物理层的尺寸进而版图的设计必须遵守特定 的规则。
层次表示
含义
标示图
NWELL
N阱层
Locos
N+或P+有源区层
Poly
多晶硅层
Contact
接触孔层
Metal
金属层
Pad
焊盘钝化层
2020/6/1
《集成电路设计基础》
11
版图几何设计规则
NWELL层相关的设计规则
编号
描述
尺寸
目的与作用
1.1
N阱最小宽度
10.0
保证光刻精度和器件尺寸
1.2
N阱最小间距
设计者的设计准则(‘rule’ for performance)，用 以提高电路的某些性能，如匹配，抗干扰，速 度等
2007级微电子
28
设计规则的运用
TASK1：设计一个反相器的版图，其中的 NMOS和PMOS晶体管均为最小尺寸（课堂演 示+学生练习）
2007级微电子
29
Thick-top-metal for inductor
6 Metal 1 Poly
Polycide resistor(7.5 Ohm/sq)
High N/P implant resistor(59 Ohm/sq, 133 Ohm/sq)
M1-M5 (78 mOhm/sq) Thick-top-metal (18 mOhm/sq)
1.5
离
4.7
金属覆盖孔
1.0
目的与作用 保证与铝布线的良好接触
保证良好接触 防止漏电和短路 防止PN结漏电和短路 防止源、漏区与栅短路 防止源、漏区与栅短路 保证接触，防止断条
2020/6/1
《集成电路设计基础》
18
版图几何设计规则
contact设计规则示意图
2020/6/1
《集成电路设计基础》
集成电路版图设计基础
basics of IC layout design
instructor: Jiang Hao e-mail:jianghao@
2007级微电子
1
1 工艺流程的定义
版图中的工艺层通常是版图设计者定义 工艺的抽象工艺层，它们并不一一对应于芯片 制造时所需要的掩膜层。芯片制造时所需要的 掩膜层是由抽象工艺层给出的版图数据经过逻 辑操作（“与”、“或”或“取反”）获得。
2020/6/1
《集成电路设计基础》
6
版图几何设计规则
版图几何设计规则可看作是对光刻掩模版制 备要求。
光刻掩模版是用来制造集成电路的。这些规 则在生产阶段中为电路的设计师和工艺工程 师提供了一种必要的信息联系。
因此不同的工艺，就有不同的设计规则。
2020/6/1
《集成电路设计基础》
5
厂家提供设计规则
设计者只能根据厂家提供的设计规 则进行版图设计。
严格遵守设计规则可以极大地避免由于短路、 断路造成的电路失效和容差以及寄生效应引起 的性能劣化。
10.0
防止不同电位阱间干扰
1.3
N阱内N阱覆盖P+
2.0
保证N阱四周的场注N区环的尺寸
1.4
N阱外N阱到N+距离
8.0
减少闩锁效应
2020/6/1
《集成电路设计基础》
12
版图几何设计规则
N阱设计规则示意图
2020/6/1
《集成电路设计基础》
13
版图几何设计规则
P+、N+有源区相关的设计规则列表
规则越保守，能工作的电路就越多(即成品率 越高)。
规则越富有进取性，则电路性能改进的可能性 也越大，这种改进可能是以牺牲成品率为代价 的。
2020/6/1
《集成电路设计基础》
8
版图几何设计规则
• 有几种方法可以用来描述设计规则 。其中包括：
＊以微米分辨率来规定的微米规则 ＊以特征尺寸为基准的λ规则
2020/6/1
《集成电路设计基础》
9
版图几何设计规则
层次 人们把设计过程抽象成若干易
于处理的概念性版图层次，这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
下面以某种N阱的硅栅工艺为例分别 介绍层次的概念。
2020/6/1
《集成电路设计基础》
10
版图几何设计规则
• NWELL硅栅的层次标示
编号
描述
尺寸
6.1
最小焊盘大小
90
目的与作用 封装、邦定需要
6.2
最小焊盘边间距
80
防止信号之间串绕
6.3
最小金属覆盖焊盘
6.0
保证良好接触
6.4
焊盘外到有源区最小距
25.0
离
提高可靠性需要
2020/6/1
《集成电路设计基础》
22
版图几何设计规则
Pad设计规则示意图
2020/6/1
《集成电路设计基础》
2007级微电子
2
Passivation PESiN
00.1.188 uummpprroocceessssSStrtruucctuturree
Feature size L=0.18um
VDD 1.8V/2.5V
Deep NWELL to reduce substrate noise
MIM capacitor(1fF/um^2)
编号 描 述
尺
寸
目的与作用
2.1
P+、N+有源区宽度
3.5
保证器件尺寸，减少窄沟道效
应
2.2
P+、N+有源区间距
3.5
减少寄生效应
2020/6/1
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14
版图几何设计规则
P+、N+有源区设计规则示意图
2020/6/1
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15
版图几何设计规则
Poly相关的设计规则列表
MMeetatal-l6
HDP oxide
WW
WW
IMD-5
MeMtaelt-a5l_5
WW MMeteatla--l44
IMD-4 WW
WW IMD-3
WW
MMetaelt-a-2l2
IMD-2
WW
IMD-1
WW
MMeetatal -l1 NhomakorabeaWW
ILD WW
A-Si
PSD
PSD
PSD
NSD
VTP
P2A0P0T7级微电子
23
版图几何设计规则
当给定电路原理图设计其版 图时，必须根据所用的工艺设计 规则，时刻注意版图同一层上以 及不同层间的图形大小及相对位 置关系。
2020/6/1
《集成电路设计基础》
24
所设计方向器的版图：
2007级微电子
25
加工后得到的实际芯片例子：
2007级微电子
26
加工过程中的非理想因素
编号
描述
尺寸
目的与作用
3.1
多晶硅最小宽度
3.0
保证多晶硅线的必要电导
3.2
多晶硅间距
2.0
防止多晶硅联条
3.3
与有源区最小外
间距
3.4
多晶硅伸出有源
区
3.5
与有源区最小内
间距
1.0
保证沟道区尺寸
1.5
保证栅长及源、漏区的截断
3.0
保证电流在整个栅宽范围内均匀
流动
2020/6/1
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版图几何设计规则
Poly相关设计规则示意图
2020/6/1
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17
版图几何设计规则
Contact相关的设计规则列表
编号
描述
尺寸
4.1
接触孔大小
2.0x2.0
4.2
接触孔间距
2.0
4.3
多晶硅覆盖孔
1.0
4.4
有源区覆盖孔
1.5
4.5
有源区孔到栅距离
1.5
4.6
多晶硅孔到有源区距
制版光刻的分辨率问题 多层版的套准问题 表面不平整问题 流水中的扩散和刻蚀问题 梯度效应
2007级微电子
27
➢ 解决办法
厂家提供的几何设计规则(topological design rule)，确保完成设计功能和一定的芯片成品率， 这些设计规则直接由流片厂家提供。几何设计 规则是版图设计和工艺之间的接口。
19
版图几何设计规则
Metal相关的设计规则列表
编号 5.1
描述
尺寸
金属宽度
2.5
目的与作用 保证铝线的良好电导
5.2
金属间距
2.0
防止铝条联条
2020/6/1
《集成电路设计基础》
20
版图几何设计规则
Metal设计规则示意图
2020/6/1
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21
版图几何设计规则
Pad相关的设计规则列表
Nwell
WW
WW
NSD
NAPT Pwell
WW
WW
MMeetatal-l3 WW
WW
WW
Poly
NSD
Trench oxide 3
P Substrate
2 版图几何设计规则
芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷” 和叠加过程，但中间是否 会带来误差？
4
设计规则
由于器件的物理特性和工艺的限制，芯片上 物理层的尺寸进而版图的设计必须遵守特定 的规则。
层次表示
含义
标示图
NWELL
N阱层
Locos
N+或P+有源区层
Poly
多晶硅层
Contact
接触孔层
Metal
金属层
Pad
焊盘钝化层
2020/6/1
《集成电路设计基础》
11
版图几何设计规则
NWELL层相关的设计规则
编号
描述
尺寸
目的与作用
1.1
N阱最小宽度
10.0
保证光刻精度和器件尺寸
1.2
N阱最小间距
设计者的设计准则(‘rule’ for performance)，用 以提高电路的某些性能，如匹配，抗干扰，速 度等
2007级微电子
28
设计规则的运用
TASK1：设计一个反相器的版图，其中的 NMOS和PMOS晶体管均为最小尺寸（课堂演 示+学生练习）
2007级微电子
29
Thick-top-metal for inductor
6 Metal 1 Poly
Polycide resistor(7.5 Ohm/sq)
High N/P implant resistor(59 Ohm/sq, 133 Ohm/sq)
M1-M5 (78 mOhm/sq) Thick-top-metal (18 mOhm/sq)
1.5
离
4.7
金属覆盖孔
1.0
目的与作用 保证与铝布线的良好接触
保证良好接触 防止漏电和短路 防止PN结漏电和短路 防止源、漏区与栅短路 防止源、漏区与栅短路 保证接触，防止断条
2020/6/1
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18
版图几何设计规则
contact设计规则示意图
2020/6/1
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集成电路版图设计基础
basics of IC layout design
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2007级微电子
1
1 工艺流程的定义
版图中的工艺层通常是版图设计者定义 工艺的抽象工艺层，它们并不一一对应于芯片 制造时所需要的掩膜层。芯片制造时所需要的 掩膜层是由抽象工艺层给出的版图数据经过逻 辑操作（“与”、“或”或“取反”）获得。
2020/6/1
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6
版图几何设计规则
版图几何设计规则可看作是对光刻掩模版制 备要求。
光刻掩模版是用来制造集成电路的。这些规 则在生产阶段中为电路的设计师和工艺工程 师提供了一种必要的信息联系。