高速DSP的PCB抗干扰设计技术(精)

高速DSP的PCB抗干扰设计技术

高速系统中，噪声干扰的产生是第一影响因素，高频电路还会产生辐射和冲突，而较快的边缘速率则会产生振铃、反射和串扰。如果不考虑高速信号布局布线的特殊性，设计出的电路板将不能正常工作。因此PCB板的设计成功是DSPs电路设计过程中非常关键的一个环节。

1 传输线效应

1.1信号完整性

信号完整性主要有反射、振铃、地弹和串扰等现象。PCB板上的走线可等效为图1所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25D.／R-4）。55DJft，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗zo。

如果传输线和接收端的阻抗不匹配，这就会引起信号的反射和振荡。

布线的几何形状，不正确的线端接，经过连接器的传输及电源平面的不连续等因素的变化均会导致反射。过冲和下冲是信号在电平上升沿和下降沿变化时产生的，会在瞬间产生高于或低于平稳电平的毛刺，容易损坏器件。信号的振铃和环绕振荡分别是由线上不恰当的电感和电容所应起的。振铃可以通过适当的端接予以减小。

当电路中有大的电流涌动时会引起地弹，若有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面间的寄生电感和电阻就会引发电源噪声。串扰是两条信号线之间的耦合问题，信号线之间的互感和互容导致了线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。

1.2 解决办法

要解决常见的问题需要采取的一些措施：

电源层对电流方向不限制，返回线可沿着最小阻抗即与信号线最接近的路径走。这就可能使电流回路最小，而这将是高速系统首选的方法。但是电源层不排除线路杂波，不注意电源分布路径，所有系统均会产生噪声造成错误。因此需要特殊的滤波器，由旁路电容实现。一般一个l虾到lOp.F的电容放在板上电源输入端，而0.01p.F至U0.1心的电容放在板上每个有源器件的电源、地的管脚之间。旁路电容的作用就像滤波器，大电容（10aF）放在电源输入端，滤除板外产生的低频（60Hz）噪声，板上有源器件产生的噪声在100MHz或更高的频率下会产生谐波，放在每个芯片之间的旁路电容通常比放在板上电源输入端的电容小得多。

根据经验，如果设计中模数混合，将PCB分区为模拟和数字部分，模拟器件放在模拟部分，数字器件放在数字部分，A／D转换器跨区放置。模拟信号和数字信号在各自区内布线，保证数字信号返回电流不会流入到模拟信号的地上。

旁路和去耦是防止能量从一个回路转移到另外一个回路，电源层、底线层、元器件和内部电源连接3个回路区域需要重视。尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线>电源线>信号线，通常信号线宽为：O.2～O.3mm，最细宽度可达0.05"-''0.07mm，电源线为1.2"-''2.5 n''Lrfl。用大面积铜层作地线用，在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。为每个集成电路芯片配置一个0.01心的陶瓷电容器。如遇到印制电路板空间小而装不下时，可每4～10个芯片配置一个l～10心钽电解电容器，这种器件的高频阻抗特别小，在500kI-Iz～20MHz范围内阻抗小于lQ，而且漏电流很小（O.5LlA以下）。去耦滤波电容器必须紧靠集成电路安装，力求最短的电容器引线和最小的瞬态电流回路面积，特别是高频旁路电容不能带引线。

对于当系统工作在50MHz时，将产生传输线效应和信号的完整性问题，采取传统措施可以达到比较满意的效果；而当系统时钟达到120MHz时，就需要考虑使用高速电路设计知识，否则基于传统方法设计的PCB将无法正常工作。因此，高速PCB电路设计已经成为电子系统设计师必须掌握的设计技术。

2 PCB高速信号电路设计技术

2.1 高速信号布线

高速信号布线采用多层板既是布线所必须的，也是降低干扰的有效手段。要合理的选择层数来降低印制板尺寸，充分利用中间层来设置屏蔽，实现就近接地，能有效降低寄生电感，缩短信号传输长度，降低信号间的交叉干扰等等，所有这些对高速电路的可靠性工作有利。有资料显示，248第八届全国抗辐射电子学与电磁脉冲学术交流会论文集同种材料时，四层板要比双面板的噪声低20dB。引线弯折越少越好，最好采用全直线，需要转折，可用45度折线或圆弧转折，可以减小高速信号对外的发射和相互间的耦合，减少信号的辐射和反射。

高速电路器件管脚间的引线越短越好。引线越长，带来的分布电感和分布电容值越大，会导致高速电路系统发生反射、振荡等。高速电路器件管脚间的引线层间交替越少越好，就是元件连接过程中所用的过孔越少越好。据测，一个过孔可带来约0.5pF的分布电容，导致电路的延时明显增加。高速电路布线要注意信号线近距离平行走线所引入的“交叉干扰”，若无法避免平行分布，可以在平行信号线的反面布置大面积的“地”来减少干扰。在相邻的两个层，走线的方向务必取为相互垂直。

对特别重要的信号线或局部单元实施地线包围的措施。可在如时钟信号、高速

模拟信号等这些不易受到干扰的信号走线的同时在外围加上保护的地线，将要保护的信号线夹在中间。各类信号走线不能形成环路，地线也不能形成电流环路。如果产生环路布线电路，将在系统中产生很大的干扰。采用菊*链布线能有效的避免布线时形成环路。应该在每个集成电路块的附近设置一个或几个高频去耦电容。模拟地线、数字地线等接往公共地线时要用高频扼流环节。某些高速信号线应特殊处理：差分信号要求在同一层上且尽可能的靠近平行走线，差分信号线之间不允许插入任何信号，并要求等长。

高速信号布线应尽量避免分枝或形成树桩（Stub）。高频信号线走在表层容易产生较大的电磁辐射，将高频信号线布线在电源和地线之间，通过电源和底层对电磁波的吸收，所产生的辐射将减少很多。

2.2 高速时钟信号布线

时钟电路在数字电路中占有重要地位。C64xDSP是C6000平台的最新成员，它具有足够高的处理速度。C64xDSP的高速时钟可达到1.1GHz，为早期C62xDSP 的lO倍。所以在未来的DSP现代电子系统应用设计中对时钟布线要求会越来越高。高速时钟信号线优先级最高，一般在布线时，需要优先考虑系统的主时钟信号线。高速时钟信号线信号频率高，要求走线尽量地短，保证信号的失真度最小。

高频时钟，对噪声干扰特别敏感。需要对高频时钟信号线进行保护和屏蔽，将干扰降到最小。

高频时钟（20MHz以上的时钟，或上升沿少于5ns的时钟）必须有地线护送，时钟的线宽至少10rail，护送地线的线宽至少20mil。高频信号线的保护地线两端必须由过孔与地层良好接触，且每5em左右要打过孔与地层相连；地线护送与数据线基本等长，推荐手工拉线；时钟发送侧必须串接一个22～220Q左右的阻尼电阻。高速时钟信号走线设计尽量设计在同一层上，高速时钟信号线周围尽量没有其他的干扰源和走线。高频时钟连线建议采用星型连接或采用点对点连接，采用T型连接要保证等臂长，尽量减少过孑L数量，在晶振或时钟芯片下需敷铜防止干扰。避免由这些线带来的信号噪声所产生的干扰。

在高速信号布线和高速时钟信号布线时，都要求走线时少打过孑L、少分枝，以免造成树桩，产生信号的反射和串绕。过孔和树桩（Stub）在高速PCB中的影响，不仅反映在对信号的影响，同时也导致导线的阻抗发生变化。而过孔和树桩对阻抗的影响，往往是设计者容易忽略的问题。

要选择合理尺寸的过孔大小。比如对4层到10层的PCB设计来说，常见的选择为10mil／20mil（钻孔／焊盘）或16mil／30mil的过孔较好，对于一些高密度的小尺寸的PCB，也可以使用8mil／18mil的过孔。对电源或地线的过孔可以考虑用较大尺寸，以减少阻抗。电源和地的管脚要就近放置过孔，过孔和管脚之间的引线越短越好，同时，电源和地的引线要尽可能粗，以减少阻抗。

最新的高密度系统级芯片采用BGA或COB封装，管脚间距日益减小。球间距已