第08章集成电路失效机制及版图设计技巧

第五章
学习指导
学习目标与要求
失效机制及版图设计技巧
1．了解集成电路工作实效机制及其实效原理 2．了解集成电路版图设计相关方法、流程及设计技巧 3. 掌握集成电路工作实效定义、内涵及实质，掌握集成电路不同工作实效机制的特点
4．掌握集成电路不同工作实效机制的特性、采用不同集成电路版图设计的方法及设计技巧 学习重点 1．集成电路工作实效定义、内涵及实质，掌握集成电路不同工作实效机制的特点 2．集成电路不同工作实效机制的特性、采用不同集成电路版图设计的方法及设计技巧 学习难点 1．集成电路工作实效机制及其实效原理 2．不同集成电路版图设计的方法及设计技巧
H b a f
7) contact 设计规则
c d
N+
E
符号
尺寸 .6*.6
含
义
定义为金属1与扩散 区、多晶1、多晶2 的所有连接！
10.a
接触孔最小面积
10.a.1 .6*1.6 N+/P+ butting contact面积 10.b 0.7 接触孔间距
一、 设计规则
1. 基本定义(Definition)
Extension Width Space Space Overlap Enclosure 1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记， 在画layout 时须遵守这些规则。
2. 0.6µm DPDM CMOS 工艺版图设计规则
防护措施：通过在所有隔离区内设置基区抑制 NMOS 沟道的形成；CMOS 工艺使用沟 道终止来提高厚场阈值；设置场板可提供防止寄生沟道形成和电荷分散效应的全面保护。
四、 寄生效应
寄生效应包括衬底去偏置、少子注入和衬底效应。 1、 热载流子注入
足量的去偏置可能引起一个或多个隔离结正偏，并向电路中注入少子。
第一节
集成电路失效机制
一、电过应力
电过应力（EOS）是指由对器件施加过大电压或电流而引起的失效。版图预防措施可以 减小 4 种常见类型 EOS 失效发生的可能性：静电泄放（ESD） 、电迁徙、介质击穿及天线效 应。 1. 静电泄放 静电泄放是由静电引起的一种电过应力形式。通过特殊的测试可测出集成电路对 ESD 的敏感度。常见的 3 种测试结构称为人体模型、机器模型和充电器件模型。
天线效应会产生场致漏电流，引起强场介质立刻或延迟失效。 防护措施： 任何天线比超过规定值的节点必须返工， 采用的具体技术取决与涉及到哪一 层。在多硅的例子中，通过插入金属跳线可以减少该比值。 如果电路中不包含与节点相连的晶体管，则可连接泄露器代替。
二、 沾污
1. 干法腐蚀 在潮湿环境中， 暴露于离子污染物的铝金属系统会被腐蚀。 只需要微量的水就可以进行 这种所谓的干法腐蚀。 影响：水本身不会腐蚀铝，但许多溶于水的离子物质可形成腐蚀性溶液。 防护措施：在保护层上采取一些措施可以降低影响。 2. 可动离子沾污 碱金属即使在室温下仍然可以在二氧化硅中自由移动，其中，钠离子是最常见的一种。 影响：可动离子玷污会引起参数漂移，最明显的是 MOS 晶体管的阀值电压。下图中， 图 A 显示了制造过程中被钠离子玷污的 NMOS 晶体管的栅氧化层。 图 B 显示了在正的栅偏 压下工作了一段时间的同样的栅介质。
2、 齐纳蠕变 尽管热载流子注入与 MOS 晶体管相关，然而在齐纳二极管和双极型晶体管中也会发生 同样的过程，其内在机制大体相同。工作过程中，雪崩电压缓慢升高的现象称为齐纳蠕变。 通过齐纳蠕变经典模型简图说明齐纳蠕变的影响： 防护措施：场板（field plate）是稳定表面齐纳管的一种方法，应用于发射结齐纳管的发 射场板如图所示：
3、 雪崩诱发 β 衰减 双极型晶体管的发射结雪崩会显著地减少其 β 值。 影响： 雪崩诱发 β 衰减在集电极电流较小时会引起 β 减小， 但在中等或大集电极电流的 情况下对 β 值没有明显影响。 防护措施：增大掺杂、减小器件发射结反偏电压额定值、ESD 箝位保护。 4、 负偏置温度不稳定性 定义：当栅极相对源极和背栅负偏时，该机制引起阀值电压的逐渐漂移，高温会加剧该 过程。 影响：当 PMOS 晶体管的栅极相对硅来说为负偏时，将产生负偏置温度不稳定性；当 PMOS 晶体管的栅极相对硅来说为正偏时，将产生正偏置温度不稳定性。 防护措施： 实践中通过改进的操作技术减小栅氧化层在潮湿空气中的暴露时间， 可以减 少负偏置温度不稳定性， 而正偏置温度不稳定性不会引起太多问题， 通过简单的电路调整可 以避免。 5、 寄生沟道和电荷分散 任何位于硅表面之上的导体都可能诱生寄生沟道。 当有了合适的源区和漏区时， 即使没 有导体作为栅极，沟道也能形成。这种沟道形成的潜在机制称为电荷分散。 影响：引起模拟电路的参数漂移
版图的层定义 N-well P+ implant poly1 contact via High Resistor
1) Nwell 设计规则 符号 1.a 1.b 1.c 1.d 1.e 1.f 1.g 尺寸 3.0 4.8 1.5 0.4 1.8 1.8 0.4 含 义
active N+ implant poly2 metal1 metal2
五、 小结
第二节 版图设计技巧——序
集成电路加工过程中的非理想因素：制版光刻的分辨率问题、多层版的套准问题、表面 不平整问题、流水中的扩散和刻蚀问题及梯度效应。 集成电路加工过程中的非理想因素解决办法：厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循；设计者的 设计准则(‘rule’ for performance)，用以提高电路的某些性能，如匹配，抗干扰，速度等。
用于互连的 poly1 最小宽度 Poly1 最小间距 最小 NMOS 沟道长度 最小 PMOS 沟道长度 硅栅最小出头量 硅栅与有源区最小内间距 场区 poly1 与有源区最小内间距
e N+ b c f g a b d P+ b
e f g
High Resistor 设计规则 High Resistor（高阻 POLY） ：在 Poly2 上定义高阻区。其上禁止布线，高阻层定义电阻 长度，Poly2 定义电阻宽度。 符号 5.a 5.b 5.c 5.d 尺寸 2.0 1.0 1.0 1.0 含 义
防护措施：集成电路应尽可能少地向衬底注入电流、对衬底接触的精确要求。 工艺方案：标准双极工艺采用轻掺杂衬底和重掺杂隔离区； CMOS 和 BiCMOS 工艺采 用重掺杂衬底和轻掺杂外延层。 2、 少子注入 耗尽区建立的电场排斥多子，但是不能阻止少子流动。如果所有隔离结都正偏，就会向 隔离区注入少子。 影响：少子注入会引起电路闩锁。 阻止 CMOS 闩锁的最明显方法是减少其中一支或两 寄生晶体管的 β 值。 防护措施（衬底注入） ：消除引起问题的正偏结、增大器件间距、增大掺杂浓度、提供替 代的集电极来除去不希望的少数载流子。 防护措施（交叉注入） ：收集空穴环、采用一种称为 P 型棒的少子保护环。 3、 衬底效应 定义： 衬底和表面硅之间的电位差产生了可以使表面硅底部耗尽或增强的电场， 这种效 应称为衬底效应。 穿电压、引起意外的参数变化 防护措施：通过建立可靠的衬底连接来消除，利用线框穿过所谓的背部接触制作接触。
c j i
符号 6.h 6.i 6.j 6.k 6.l 6.m 尺寸 0.8 1.0 1.0 0.5 -
b e a
d
可做多晶连线、多晶电阻 和poly-poly电容的上极板 可做多晶连线、多晶电阻 和poly-poly电容的上极板
含
义
poly2 做导线时的最小宽度 poly2 做电阻时的最小间距 Poly2 电阻之间的最小间距 Poly2 不能用做栅 电阻 Poly2 对接触孔最小覆盖 除做电容外，Poly2 不能与 poly1 重叠
阱的最小宽度 不同电位阱的阱间距 相同电位阱的阱间距 阱对其中 N+有源区最小覆盖 阱外 N+有源区距阱最小间距 阱对其中 P+有源区最小覆盖 阱外 P+有源区距阱最小间距
P+ Active g P+ b f e N+ Active
2) active 设计规则 符号 2.a 2.b 2.c 尺寸 0.6 0.75 1.2 含 义
6)
implant 设计规则 符号 8.a 8.b 8.c 8.d 8.e 8.f 8.g 尺寸 0.9 0.9 0.6 0.6 0.75 0.75 0 含 义
注入区最小宽度 同型注入区最小间距 注入区对有源区最小包围 注入区与有源区最小间距 N+(P+)注入区与 P+(N+)栅间距 N+(P+)注入区与 N+(P+)栅间距 注入区对有源区最小覆盖（定义 butting contact）
N+ d a
c
用于互连的有源区最小宽度 最小沟道宽度 有源区最小间距
a N+ c.4 P+ b P+ c.2
a c.3 c.1 N+ b
N+
3) poly1 设计规则 poly1：可做 MOS 晶体管栅极、导线、poly-poly 电容的下极板； 符号 4.a 4.b 4.c 4.d 4.e 4.f 4.g 尺寸 0.6 0.75 0.6 0.6 0.6 0.5 0.3 含 义
静电泄放引起几种不同形式的电损坏，包括介质击穿、介质退化和雪崩诱发结漏电。在 极端情况中，ESD 放电甚至可以蒸发金属层或粉碎体硅。 2. 电迁徙 电迁徙是由极高电流密度引起的慢性损耗现象。 移动载流子对静止金属原子的影响一起 金属的逐渐移位。 单个晶体（或晶粒）通常相互领接，电迁徙引起金属原子逐渐移出晶粒间界，在相邻晶 粒间形成空隙。空隙引起的金属移位会产生小的突出物，称为小丘，或在尖锐点突出，称为 “树枝” 。 防护措施： 防止电迁徙的第一道防线是改善工艺。现在通常是在铝金属连线中掺入 0.5%~4%的铜以增强抵抗电迁徙的能力。而纯铜抗电迁徙能力远高于纯铝或掺铜铝。 （设计 规则定义了单位宽度的最大允许电流，还规定了允许流过接触和通孔的最大电流。 ） 3. 介质击穿 介质击穿是指受过量电压或其他形式的过应力影响的绝缘体退化或最终失效。现代 CMOS 和 BiCMOS 工艺使用超薄介质层。 介质击穿涉及一种称为隧穿的过程，即允许载流子字短距离穿越似乎难以逾越的势垒。 它分为直接电子隧穿，陷阱助隧穿，Fowler-Nordheim 隧穿。 防护措施： 所有不同形式的介质击穿都是由于氧化层或其他薄绝缘层上承受的过强电场 造成的，因此，避免过强电场的出现可以起防护作用，但很难精确决定多强的电场会达到过 量。制造过程中的不同问题都会减小工艺的栅氧完整性（GOI） ，过压应力测试（OVST）可 以在器件送达客户之前检测出 GOI 缺陷。 4. 天线效应 天线效应： 也叫等离子致损伤， 指暴露的导体可以收集能够损坏薄栅介质的电荷的失效 机制。