实验报告一多路选择器
【免费阅读】实验七4选1多路选择器设计实验
感受 一要搞好生活部定创新意识的部为生活部选拔优秀的本工作的大学生活，在生活，安全，卫大学学习不适应，寝室的清洁卫生骗迷惑等等，基于此，在新生入专门针对大一新生的综合知识讲快溶入到大学生活之中。
生活部泛收集同学们对学校饮食，安全方问题，基于此我们决定开展“自积面沟通，提高其工作效率，从而解长，将活部在各个班级的重要“基层组织展寝室的全争取形成传统。
从整体提高我院学到家的感觉。
会上专对学生的不法活动十分突关注与我校学生有关的信息，协助学校相关部时将信息上报学校相关，并及时传达给我院学全，保持我院一直以来的优 （2）配合学院生活部在学生会工作的又一个我部还要发扬上出发，结合生活部的特点和优势其他兄弟和后勤方面。
总之，希望经过力能念。
（本版块的具体活动学 生活部作为一个幕后部门，门举办各类活动的时候的时至的服务的时候，却不部门开展一些由生活。
寝室作室的卫生工工作环室风ENTITY mux41 ISPORT(a,b,c,d:IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE if_mux41 OF mux41 ISSIGNAL s0s1:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINs0s1<=s0&s1;PROCESS(s0s1,a,b,c,d)BEGINIFs0s1="00" THEN y<=a;ELSIF s0s1="01" THEN y<=b;ELSIF s0s1="10" THEN y<=c;ELSE y<=d;END IF;END PROCESS;END ARCHITECTURE if_mux41;3.综合运行，检查设计是否正确。
图3 全程编译无错后的报告信息中找 积极关注，及时将信的安全，保持我 2 作为生活部在学生会会的大局出发，结合生活所负责的安全和后勤方面。
实验1 多路选择器
激励代码解释： `timescale 10 ns/ 1 ps module mux21_vlg_tst();
reg a; reg b; reg s; wire y;
// 设置时间尺度和时间精度 // 测试代码的端口参数列表为空 // 输入变量声明为 reg 型变量
// 输出变量声明为 wire 型变量
always 语句块的使用
always 块的语句格式如下： always @（<敏感事件列表>）
各可执行的语句； …… 其中敏感事件列表中列出了所有影响 always 块中输出的信号清单，也就是 说，如果敏感事件列表中的任何一个变量发生了变化，都要执行 always 语句块 中的语句。如 always @ (a or b or s)表示：只要 a、b、s 中的任何一个变量发生了 变化，就立刻执行 always 语句块中的语句。 为了方便起见，敏感列表也可以用“*”代替，如 always @ (*)， （*）号将 自动包含 always 语句块中右边的语句或条件表达式中的所有信号。如程序清单 2， 只要 always 语句块中表达式右边出现的变量 a 和 b，或者条件表达式中出现的变 量 s，这三个变量中的任何一个变量发生了变化，就立刻执行 always 语句块中的 语句。 always 语句还有另外一种形式，即：always 后面不带任何有关敏感事件列表
实验报告——多路选择器设计
姓名：黄娟学号：32214125班级：自动141成绩：实验名称：多路选择器的设计一、实验目的1. 掌握EDA工具Quartus Ⅱ的使用；2. 掌握Verilog编程技术。
3. 掌握Quartus Ⅱ的文本输入设计流程。
4. 掌握二选一多路选择器和四选一多路选择器的Verilog表述。
二、四选一多路选择器的Verilog表述（case）（1）case语句表述方式module CNT10(a,b,c,d,s1,s0,y);input a,b,c,d;input s1,s0;output y;reg y;always @(a or b or c or d or s1 or s0)begin : CNT10case ({s1,s0})2'b00:y<=a;2'b01:y<=b;2'b10:y<=c;2'b11:y<=d;default :y<=a;endcaseendEndmodule（2）波形仿真(3)RTL图三、四选一多路选择器的Verilog表述（if）（1）if语句表达方式module CNT10(A,B,C,D,S1,S0,Y);input A,B,C,D,S1,S0;output Y;reg [1:0] SEL;reg Y;always @(A,B,C,D,SEL) beginSEL = {S1,S0};if(SEL==0)Y=A;else if(SEL==1)Y=B;else if(SEL==2)Y=C;else Y=D;endendmodule（2）波形仿真（3）RTL图三、注意事项文件名必须和模块名保持一致，文件路径中不要有汉字，一开始没有注意，存在了桌面上，并且文件名用了汉字而调试好长时间，最后经过老师指点才完成！实验前熟悉了数据选择器的工作原理，实验过程中结合理论进行了分析，并且初步掌握了Quartus Ⅱ环境下4选1数据选择器的Verilog HDL语言设计以及原理图的设计。
2选1多路选择器EDA实验报告
2选1多路选择器EDA实验报告EDA实验报告学⽣姓名：asfmla;m 学号：eafvpa[cv专业班级：电⼦3班组合电路设计⼀、实验⽬的熟悉quartusⅡ的VHDL⽂本设计全过程，学习简单组合电路的设计、多层次电路设计、仿真。
⼆、实验内容实验内容：⾸先利⽤quartusⅡ完成2选1多路选择器（例4-3）的⽂本编译输⼊（mux21a.vhd）和仿真测试等步骤，最后在实验系统上硬件测试，验证此设计的功能。
将此多路选择器看成⼀个元件mux21a，利⽤元件例化语句描述成三选⼀，然后进⾏编译、综合、仿真。
引脚锁定以及硬件下载测试。
建议选实验电路模式5，⽤键1（PIO0）控制s0；⽤键2（PIO1）控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。
通过短路帽选择clock0接256HZ信号，clock5接1024HZ信号，clock2接8HZ信号。
最后选⾏编译、下载和硬件测试实验。
三、实验器材Quartus II软件。
四、设计思路/原理图五、实验程序实验内容1：⼆选⼀：library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b: in std_logic;s: in std_logic;y: out std_logic);end entity;architecture dataflow of mux21a isbeginy<=a when s='0' else b;end architecture;实验内容2：三选⼀library ieee;use ieee.std_logic_1164.all;entity mux31a isport(a1,a2,a3: in std_logic;s0,s1: in std_logic;outy: out std_logic);end entity mux31a;architecture m31a of mux31a iscomponent mux21aport( a,b: in std_logic;s: in std_logic;y: out std_logic);end component;signal tmp: std_logic;beginu1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp);u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy);end architecture;六、实验步骤在E盘新建⼀个⽂件夹，⽤于存放⼯程。
完整版四选一多路选择器试验报告
实验报告学院：电气工程学院班级: 专业：电子信息工程“所有程序〞 一 “ Altera 〞 一 “ Quartus II 9.0〞 “Quartus II 9.0(32bit )Q 启动软件.2 .选择 “File 〞 一 “New Project Wizard 〞,出现 “Introduction 〞 页3 .单击“Next〞按钮,进入工程名称的设定、工作目录的选择.4 .在对话框中第一行选择工程路径；第二行输入工程名,第三行输入顶层文件的实体名6 .新建设计文件,选择“File |New 〞 ,在NeW 寸话框中选择Device DesignFiles 下的Verilog File ,单击OK 完成新建设计文件.7 .在新建设计文件中输入Verilog 程序.8 .结果仿真编写四选一电路的VHDL 弋码并仿真,编译下载验证:实验程序：LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (input: IN STD_LOGIC_VECTOR (3 DOWNTO 0);sel: IN STD_LOGIC_VECTOR (1 DOWNTO 0);y ： OUT STD_LOGIC);END mux4 ;ARCHITECTURE rtl OF mux4 ISBEGINPROCESS (input, sel)BEGINIF (sel= "00〞)THENy<= input (0);ELSIF (sel= "01")THENy<= input (1);1.选择“开始〞 面, 如下列图,该页面介绍所要完成的具体任务.ELSIF (sel= “10〞)THENELSE END IF;END PROCESS;END rtl;二：程序运行图:LIBRARY IEEE TOSE- ITEE . STD LOGTC i 1.ALLj■ ENTITY aiucial 15S PC®LT(ifil!rtlt ： TN 5TD_XX>GTC_VECTOR ( 3 DCffiiTC ?)； a r b:I^STD2tMIC?ysCOT STD_DOGICJ j|E=iD ENTITYS ARTHTTEZTTTRH rtl CF ir ：^J£4al 15SIGNAL 5elsSTD_L©GIC -_VECTOR (1 BWNTO .?事■ BEGIN,FRCCE55(ZLnpUT ；/ aeL) IS BEGIPTIF {S*l-"0O*)ZMEM input (O);ELSXFI3el="OZe > 二三E¥kmm ?工? wE^SXF I ael-"10*P TH£^y<-i npuiE ?学〉:yc-lnpuEqm)：END IFJEND PR&Cr35：END ARCHITECTTURE rrl ::波形图:y<= input (2)； Ey<= input (3);本次实验学习了组合逻辑电路、编码器的功能与定义,学习了Verilog和VHD语言,同时熟悉了利用Quartus II开发数字电路的根本流程和Quartus II 软件的相关操作,学会了使用Vector Wav被形仿真.实验过程中也遇到了很多自己不能解决的问题,在同学和老师的帮助下算是知道问题的所在,有待在今后的学习中不断完善.指导教师意见签名：年月日实验总结。
实验一 2选1多路选择器1
本科学生综合性实验报告学号114090317 姓名李明旭学院物电学院专业、班级11电子实验课程名称电子设计自动化（EDA实验）教师及职称罗永道（副教授）开课学期2013 至2014 学年下学期填报时间2014 年05 月06 日实验序号 1 实验名称 2选1多路选择器及其VHDL 描述 实验时间 2014年05月04日实验室同析3栋楼114一．实验预习 1.实验目的:(1) 掌握2选1多路选择器的工作原理；(2) 掌握VHDL 编程语言的使用和设计方法；(3) 掌握Quartus II 软件的使用和工程的开发流程。
2．实验原理、实验流程或装置示意图：在数字电路中2选1多路选择器具备了组合逻辑电路的简单性和经典性的特征。
本实验以此电路模块来学习对应的VHDL 表达及其设计，同时练习使用Quartus II 软件的开发流程。
2选1多路选择器（假设此模块的器件名是mux21a ）的电路模型或元件图如图1所示。
图中，a 、b 是两个数据选择通道输入端口；s 是通道选择控制信号端；y 是数据输出端；当s 取值分别为0和1时，输出端y 将分别输出来自输出口a 和b 的数据。
此选择器对应的逻辑电路图2，可以认为是此多路选择器的内部电路结构。
图1 mux21a 实体NOTinstAND2inst3AND2inst4OR2inst5VCCaINPUTVCCbINPUT VCCsINPUT yOUTPUT图2 mux21a 结构体3．实验设备及材料电脑一台，QuartusII 实验平台4．实验方法步骤及注意事项实验方法步骤：（1）打开计算机；（2）打开Quartur II软件，编写和调试实验代码，然后进行试验仿真。
注意事项：实验过程中认真分析实验原理编写代码，防止书本、书包等物品与实验设备接触，以免造成不必要的麻烦。
二．实验内容1．实验现象与结果2选1多路选择器的VHDL描述1：entity mux21a isport(--定义输入输出端口a:in bit;b:in bit;s:in bit;y:out bit);end entity mux21a;architecture one of mux21a is beginy<=a when s='0'else b;end architecture one;编译报告为：其仿真波形如下所示：其中a，b，s，都分别赋给不同频率的时钟信号RTL图为：符号图为：2选1多路选择器的VHDL描述2：library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in std_logic;y:out std_logic );end entity mux21a;architecture one of mux21a issignal e:std_logic;signal d:std_logic;begind<=a and (not s);e<=b and s ;y<=d or e;end architecture one;编译报告为：其仿真波形如下所示：RTL图为：符号图为：2选1多路选择器的VHDL描述3：library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s:in std_logic;y:out std_logic);end entity mux21a;architecture one of mux21a isbeginprocess(a,b,s) beginif s='0' then y<=a;else y<=b;end if;end process;end architecture one ;编译报告为：其仿真波形如下所示：RTL图为：符号图为：2．对实验现象、实验结果的分析及其结论从三个仿真波形都可以看出当s=0时y=a，s=1时y=b。
实验二 四选一多路选择器的设计
实验二四选一多路选择器的设计姓名：庞啟明学号：1112120110 专业：自动化一、实验目的进一步熟悉QuartusⅡ的Verilog HDL文本设计流程，学习组合电路的设计、仿真和硬件测试。
二、实验原理if_else条件语句描述方式，以过程语句引导的顺序语句，适合描述复杂逻辑系统的行为描述语句。
(1)以模块定义语句关键词module_endmodule引导完整的电路模块。
(2)以input和output语句引导模块的外部端口。
(3)以reg等关键词定义模块内将出现的相关信息的特征和数据类型。
(4)以always @ 等关键词引导对模块逻辑功能描述的语句。
负责描述电路器件的内部逻辑功能和电路结构。
三、实验设备与软件平台实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA软件平台：Quartus II 9.1 (32-Bit)、5E+系统四、实验内容编写Verilog程序描述一个电路，实现以下功能：具有6个输入端口 A、B、C、D、S1、SO，A、B、C、D均为输入端口，位宽为1；Sl、S0为通道选择控制信号端，位宽为1；Y为输出端口，位宽为1。
当S1S0为“00”时，A的数据从Y输出，S1S0为“01”时，B的数据从Y输出，S1S0为“10”时，C的数据从Y输出，S1S0为“11”时，D的数据从Y输出。
五、实验步骤设计流程：1、编辑和输入设计文件(1)、新建一个文件夹如D：\MUX41 ,本工程所有文件将存放在此目录中。
1）输入VHDL源程序打开QuartusII,选择菜单File->New。
选择Verilog HDL File，输入源程序。
2）文件存盘选择File->Save As命令，找到已设立的文件夹D：\MUX41，存盘文件名应与实体名一致，存盘为MUX41.v。
当出现语句“do you want to create…..”的对话框，选择“是”自动创建工程。
这里先选择“否”，即暂时不创建工程流程。
用文本输入法设计2选1多路选择器 EDA实验报告
用文本输入法设计2选1多路选择器1．实验目的和要求本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的使用方法、多层次电路设计、仿真和硬件测试等内容。
其目的是熟悉QuartusII的VHDL文本设计流程全过程。
2．实验原理2选1多路选择器真值表s a b yL L ×LL H ×HH ×L LH ×H H3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤首先利用QuartusII完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，然后进行仿真。
最后在实验系统上进行硬件测试，实际验证本项实验的功能。
将设计好的2选1多路多路选择器看成是一个元件mux21a，利用元件例化语句描述下图，并将此文件放在同一目录E:\muxfile中。
5．实验内容及实验数据记录（1）程序设计ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;（2）软件编译（3）仿真波形图（4）硬件测试结果将程序下载到实验板，按下K1键可以得到不同的鸣叫效果。
改变频率的选择，可以改变蜂鸣器的鸣叫效果。
6．实验数据处理与分析（1）程序分析1、一般的，可综合的，即能将VHDL程序编译成可实现的电路端口模式有如下四种：IN(输入端口)，OUT(输出端口)，INOUT（双向端口），BUFFER(缓冲端口)，本二选一实验的实体中定义三个输入引脚分别为：a、b、s和一个输出引脚y,四个引脚的数据类型均为bit.2、使用VHDL描述语句实现功能当s=0时候选择输入a,当s=1时候选择输入b,即实现二选一的功能。
4选1多路选择器和8位加法器实验报告
《电子设计自动化》课程实验报告
（2）选择配置器件的工作方式。
（3）选择配置器件和编程方式。
（4）选择目标器件引脚端口状态。
四、全程综合与编译
（1）启动全程编译。
五、时序仿真
（1）打开波形编译器。
（2）设置仿真时间区域。
设定整个仿真域的时间为50us。
（3）波形文件存盘。
（4）将工程MULT4B的端口信号节点选入波形编译器中。
（5）总线数据格式设置和参数设置。
（6）编辑输入波形数据（输入激励信号），编辑好输入波形。
（7）仿真器参数设置。
（8）启动仿真器。
（9）观察仿真结果。
5.1.1 4选1多路选择器（Timing）
5.1.2 4选1多路选择器（Functional）
5.1.3 4选1多路选择器综合结果
将end time设为100ns，可得更加清晰的时延效果图：5.1.4 4选1多路选择器（Timing）
5.1.5 4选1多路选择器（Functional）
5.2.1 8位加法器（Timing）
5.2.2 8位加法器（Functional）
5.2.3 8位加法器综合结果
同理将end time设为100ns，可得更加清晰的时延效果图：5.2.4 8位加法器（Timing）
5.2.4 8位加法器（Functional）。
4选1多路选择器实验报告
4选1多路选择器实验报告
一、实验目的
熟悉Quartus II的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
二、实验原理
选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=‘0’，s0=‘0’；s1=‘0’，s0=‘1’；s1=‘1’，s0=‘0’和s1=‘1’，s0=‘1’时分别执行y<=a、y<=b、y<=c、y<=d。
三、实验任务
利用Quartus II完成4选1多路选择器的VHDL程序（分别用IF_THEN语句和CASE语句的表达方式）和仿真测试等步骤，给出仿真波形。
四、实验步骤
1、创建工程：运行Quartus Ⅱ软件，执行File=>New Project Wizard 命令，建立工程。
2、编辑VHDL文件:执行File => New 命令，弹出新建文件对话框，选择“VHDL File ”。
（1）用CASE语句的表达方式编写的VHDL程序及其仿真波形
①VHDL程序
②模拟仿真，得到仿真波形，如下图
（2）、用IF_THEN语句的表达方式编写的VHDL程序及其仿真波形
①VHDL程序
②模拟仿真，得到仿真波形，如下图
3、功能真值表
五、实验小结
通过四选一选择器的设计，使我们对CPLD设计过程有了初步的了解，并且基本熟悉掌握了CPLD设计过程。
EDA实验报告8位二选一多路选择器
学号：201400800093 姓名：胡玲专业：电子信息科学与技术科目：电子设计自动化EDA 实验名称：8位二选一多路选择器
一．实验要求
实验要求：1通过有限状态机的VHDL设计初步了解VHDL表达和设计电路的方法2根据学过的一位二选一选择器改进VHDL语言而掌握8位二选一多路选择器
三．RTL图
四．波形仿真图：
由源代码可知a_fin=a_dis,b_fin=b_dis,但由波形仿真图可知在同一时刻它们并不一定相等，而是存在延迟，结果s_fin也是和对应的输入值存在延迟，如果不考虑延迟，结果正确。
例：t=40ns时输入是1010+0001结果是1011，无进位。
五：实验结果
1.用开关sw17-14表示输入的四位二进制A（17-14分别表示A0-A3），并用LEDR17-14显示。
sw13-10表示输入四位二进制B（13-10分别表示B3-B0）并用LEDR13-10显示。
KEY0用于复位KEY1用于做时钟信号LEDR3-0表示输出的四位二进制数LEDG8（绿灯）显示进位输出。
2.按下复位键—用开关确定输入值（例如输入为1111+1000）—按下时钟信号键—可显示红灯为0111以及绿灯亮有进位。
3.可知结果正确。
六．实验体会及心得
1.做实验前先预习实验内容，学以致用和大胆改进很重要。
2.代码写错没关系，几十个错误也没关系，不能复制粘贴那样学不到东西，与同学探讨很有意义，最后结果出来再回过头研究代码会觉得更了解每一步代码。
3.实验过程中切记避免心浮气躁，急于出结果，如果实在没思路可以看同学代码但一定要看懂在之上进行改变看结果。
数字逻辑实验报告 多路选择器
数字逻辑实验实验报告
实验报告说明
数字逻辑课程组
实验名称列入实验指导书相应的实验题目。
实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。
可参考实验指导书的内容。
在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。
一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。
实验环境实验用的软硬件环境（配置）。
实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。
这部分要写明经过哪几个步骤。
可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。
实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。
实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。
心得体会、问题讨论对本次实验的体会、思考和建议。
实验报告一多路选择器Word版
实验报告一多路选择器Word版
实验名称：多路选择器实验
实验目的：
1.了解多路选择器的原理和工作原理。
2.学习如何使用多路选择器。
3.编写多路选择器的真值表和逻辑表达式。
4.掌握多路选择器在数字电路中的应用。
实验器材：
1.实验箱
2.多路选择器IC：74LS153N
3.光电开关：LM228
4.数码开关
5.示波器
实验步骤：
3.将数码开关与多路选择器连接。
实验结果：
输入A 输入B 功能输出Y
0 0 S0输出
逻辑表达式：Y=S0·A·B'+S1·A'·B+S2·A·B+S3·A'·B'
2.按照实验步骤连接电路，开启电源后，将数码开关和光电开关的状态分别作为多路选择器的输入，观察其输出是否符合真值表和逻辑表达式。
1.多路选择器可以实现多输入单输出的功能，根据输入的选择不同，输出不同的信号。
2.制作多路选择器时需要注意电路的连接正确性。
实验一 2选1多路选择器的设计
wire tmp;
mux21a u1 (.a(a2), .b(a3), .s(s0), .y(tmp)); mux21a u2 (.a(a1), .b(tmp), .s(s1), .y(outy)); endmodule
(4 )实验内容2(附加实验内容，有时间同学做）：
将设计的多路选择器看成是一个元件mux21a ，利用模块调用来描述下图，并将此文件放在 同一目录中。
u1MUXKFra biblioteka1 MUX21A
a2
a
a3
b
tmp y
s1
s
u2
MUX21A a
b
y
s
outy
s0
以下是参考程序：
module MUXK (a1, a2, a3, s0, s1, outy);
4预习报告在每次实验开始时交老师签字考勤依据之二实验完成老师检查并提问后在实验操作栏签字并给出操作分数
实验一 简单组合电路的设计
(1) 实验目的：
熟悉QUARTUSⅡ的Verilog HDL文本设计流 程全过程，学习简单组合电路的设计、多层 次电路设计、仿真和硬件测试。
(2) 实验内容1：
按 照 QUARTUSII 应 用 向 导 给 出 的 步 骤 ， 利 用 QUARTUSⅡ完成2选1多路选择器的文本编辑 输入(mux21a.v)和仿真测试等步骤，给出仿真 波形。最后在实验系统上进行硬件测试，实际 验证本项设计的功能。
(5) 实验报告：
根据以上的实验内容写出实验报告，包括 程序设计、软件编译、仿真分析、硬件测试和 详细实验过程；给出程序分析报告、仿真波形 图及其分析报告。
实验报告一多路选择器
计算机组成原理实验报告——实验一多路选择器的设计与实现专业：计算机科学与技术（师）姓名：XXX学号：指导老师：完成日期：一、实验目的1、回顾多路选择器的原理2、熟悉Logisim软件的使用方法3、熟悉ISE软件的开发过程4、锻炼使用VHDL语言面熟硬件的能力5、熟悉Digilent Nexy3 FPGA开发板二、实验容用两种方法实现一个两位数据的2选1多路选择器1、用Logisim软件设计2选1多路选择器并进行仿真2、使用VHDL语言设计2选1多路选择器，并在ISE环境下进行综合、仿真、调试，并下载到Digilent Nexy3 FPGA开发板进行验证三、实验过程第一部分：用Logisim实现2选1多路选择器Step 1：创建工程2选1多路选择器的逻辑表达式：Z=（A* S）+（B*S），由此可知一个2选1多路选择器需要用到与、或、非三种逻辑门电路Step 2：添加元件添加U1、U2、U3、U4四个与门电路，U5一个非门电路，U6、U7两个或门电路添加A0、A1、B0、B1、S五个输入端口，Z0、Z1两个输出端口完成后如下图所示：Step3：连线完成后如下图所示：Step 4：仿真Step 5：编辑电路外观Step 6: 电路应用四、实验结果第一部分：用Logisim实现2选1多路选择器实验结果1、表格：序号输入输出A1A0 B1B0 S Z1Z0（预期) Z1Z0(实际)1 00 01 1 01 012 00 10 1 10 103 00 11 1 00 114 01 00 0 01 015 10 00 0 10 106 11 00 0 11 112、截图五、实验心得通过实验我熟悉了Logisim软件的使用方法，并且掌握了多路选择器的设计与实现。
计算机组成原理 多路选择器实验报告
计算机组成原理实验三多路选择器实验．．．．．．．．．．．．．．．姓名：陈衍席学号:1205110125 网工1202实验环境】1. Windows 2000 或Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。
【实验目的】本次实验要求掌握各种多路选择器的设计与实现。
【实验要求】可以利用原理图设计并实现1位、8位和32位2选1多路选择器、32位4选1、32位32选1多路选择器。
其中32位4选1和32位32选1多路选择器，可以借用系统自带的元件库LPM_MUX元件。
【实验原理】多路选择器（Multiplexer）又称数据选择器或多路开关，是一种多个输入、一个输出的器件。
其功能是在选择控制码（地址）电位的控制下从几路数据输入中选择一路并将其送到一个公共输出端，也就是经过多路选择把多个通道的数据传输到唯一的公共数据通道上。
因此，实现数据选择功能的逻辑电路称为多路选择器。
如图所示，为4选1多路选择器示意图：多路选择器的功能类似于一个多掷开关。
如果它有两路数据A0和A1，则选择控制信号S，从两路数据中选中某一路数据送至输出端Y。
此时，其功能相当于多个输入的单刀多掷开关。
2选1多路选择器真值表如下所示；由上表可以推出2选1多路选择器输入、输出逻辑关系式为：【实验步骤】3.1 1位2选1多路选择器的设计由逻辑关系式可知，当S为0时，Y的值由A0确定；当S为1时，Y的值由A1确定，由此可以创建1位2选1多路选择器的原理图。
（1）创建如图所示1位2选1多路选择器的原理图文件：（2）文件编译（3）功能仿真仿真及结果分析：在65s--80ns之间，A0=0，A1=1，当S=1时，Y=1；S=0时，Y（4）生成原理图元器件如图，点击【File】-->【Create/Update】-->【Create Symbol Files for Current File】，完成元件封装。
北邮-ASIC实验报告
ASIC设计实验报告学院：电子工程学院班级：2011211204 姓名：学号：**********组员：班内序号：9指导老师：***2014年6月实验一：多路选择器的设计一．实验目的：1.掌握门级电路与行为级电路设计的区别；2.掌握逻辑电路的设计方法；3.熟悉测试程序的编写。
4.注意代码规范性要求。
二．实验内容：1.设计一个有两位选择信号的四选一多路选择器，可以根据控制信号从两位或多个输入源中选择一个予以输出。
out2.用基本逻辑门来实现多路选择器，即门级语言进行描述。
参考门级电路如下。
3.用行为级语言进行描述，通过case语句重新设计仿真。
4.编写多路选择器的测试激励模块，并通过Synopsys工具进行仿真。
三．实验代码：mux1.vmodule mux1(s,i0,i1,i2,i3,out);input [1:0] s;input i0,i1,i2,i3;output out;wire s1,s0,s0_n,s1_n;wire y0,y1,y2,y3;assign s1 = s[1];assign s0 = s[0];assign s1_n = ~s[1];assign s0_n = ~s[0];assign y0 = i0 & s1_n & s0_n;assign y1 = i1 & s1_n & s0;assign y2 = i2 & s1 & s0_n;assign y3 = i3 & s1 & s0;assign out = y0 | y1 | y2 | y3;endmodulemux1_test.v`timescale 1ns/1usmodule mux1_test();reg [1:0] s;reg i0,i1,i2,i3;wire out;mux1(.s(s),.i0(i0),.i1(i1),.i2(i2),.i3(i3),.out(out));initialbegini2 = 1'b0;forever #2 i2 = ~i2;endinitialbegini3 = 1'b0;forever #4 i3 = ~ i3;endinitialbegin$dumpvars(2,mux1_test);i0 = 1'b0;i1 = 1'b1;s = 2'b00;#20 s = 2'b01;#20 s = 2'b10;#20 s = 2'b11;#20 s = 2'b00;#20 s = 2'b01;#20 s = 2'b10;#20 s = 2'b11;#20 $finish;endEndmodulemux2.vmodule mux2(s,i0,i1,i2,i3,out);input [1:0] s;input i0,i1,i2,i3;output out;reg out;always @(s,i0,i1,i2,i3)begincase (s)default : out = 1'bx;2'b00 : out = i0;2'b01 : out = i1;2'b10 : out = i2;2'b11 : out = i3;endcaseendEndmodulemux2_test.v`timescale 1us/1usmodule mux2_test();reg [1:0] s;reg i0,i1,i2,i3;wire out;mux2(.s(s),.i0(i0),.i1(i1),.i2(i2),.i3(i3),.out(out));initialbegini2 = 1'b0;forever #2 i2 = ~i2;endinitialbegini3 = 1'b0;forever #4 i3 = ~i3;endinitialbegin$dumpvars(2,mux2_test);i0 = 1'b0;i1 = 1'b1;s = 2'b00;#20 s = 2'b01;#20 s = 2'b10;#20 s = 2'b11;#20 s = 2'b00;#20 s = 2'b01;#20 s = 2'b10;#20 s = 2'b11;#20 $finish;endendmodule四．仿真波形：门级电路波形行为级电路波形不同点：两者都能正确的反映输出与输入的关系且波形一致，但两者的原理是不同的。
数据选择器_实验报告
一、实验目的1. 理解数据选择器的工作原理和逻辑功能。
2. 掌握数据选择器的引脚及其作用。
3. 学会使用数据选择器进行组合逻辑电路的设计。
4. 通过实验验证数据选择器的应用。
二、实验原理数据选择器，又称多路选择器，是一种能够从多个数据输入中选取一路输出到输出端的数字电路。
其基本原理是利用控制信号来选择所需的输入数据。
常见的数据选择器有二选一、四选一、八选一等。
三、实验器材1. 74LS153双四选一数据选择器2. 逻辑分析仪3. 电源4. 连接线5. 逻辑门电路四、实验步骤1. 搭建实验电路：按照实验原理图连接好电路，包括数据选择器、输入端、输出端和控制端。
2. 输入数据测试：向数据选择器的输入端输入不同的数据，观察输出端的变化。
3. 控制信号测试：改变控制信号的状态，观察输出端的变化，验证数据选择器的逻辑功能。
4. 组合逻辑电路设计：设计一个组合逻辑电路，使用数据选择器实现所需的逻辑功能。
5. 电路仿真：使用逻辑分析仪对电路进行仿真，验证电路的正确性。
五、实验结果与分析1. 输入数据测试：当输入端的数据分别为0和1时，输出端能够正确地输出对应的值。
2. 控制信号测试：当控制信号改变时，输出端能够正确地选择对应的输入数据。
3. 组合逻辑电路设计：设计了一个组合逻辑电路，使用数据选择器实现了所需的逻辑功能。
4. 电路仿真：仿真结果显示，电路能够正确地实现预期的逻辑功能。
六、实验心得1. 通过本次实验，我对数据选择器的工作原理和逻辑功能有了更深入的了解。
2. 实验过程中，我学会了如何使用数据选择器进行组合逻辑电路的设计。
3. 实验让我认识到，在实际应用中，数据选择器可以简化电路设计，提高电路的可靠性。
4. 通过本次实验，我提高了自己的动手能力和逻辑思维能力。
七、总结本次实验成功地实现了数据选择器的测试和应用，验证了数据选择器的逻辑功能。
通过实验，我对数据选择器有了更深入的了解，并掌握了使用数据选择器进行组合逻辑电路设计的技巧。
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计算机组成原理实验报告
——实验一多路选择器的设计与实现
专业：计算机科学与技术（师范）
姓名：XXX
学号：
指导老师：
完成日期：
一、实验目的
1、回顾多路选择器的原理
2、熟悉Logisim软件的使用方法
3、熟悉ISE软件的开发过程
4、锻炼使用VHDL语言面熟硬件的能力
5、熟悉Digilent Nexy3 FPGA开发板
二、实验内容
用两种方法实现一个两位数据的2选1多路选择器
1、用Logisim软件设计2选1多路选择器并进行仿真
2、使用VHDL语言设计2选1多路选择器，并在ISE环境下进行综合、仿真、调试，并下载到Digilent Nexy3 FPGA开发板进行验证
三、实验过程
第一部分：用Logisim实现2选1多路选择器
Step 1：创建工程
2选1多路选择器的逻辑表达式：Z=（A* S）+
（B*S），由此可知一个2选1多路选择器需要
用到与、或、非三种逻辑门电路
Step 2：添加元件
添加U1、U2、U3、U4四个与门电路，U5一个
非门电路，U6、U7两个或门电路
添加A0、A1、B0、B1、S五个输入端口，Z0、
Z1两个输出端口
完成后如下图所示：
Step3：连线
完成后如下图所示：
Step 4：仿真
Step 5：编辑电路外观
Step 6: 电路应用
四、实验结果
第一部分：用Logisim实现2选1多路选择器实验结果
1、表格：
2、截图
五、实验心得
通过实验我熟悉了Logisim软件的使用方法，并且掌握了多路选择器的设计与实现。