PLL锁相环的ADS仿真
ADS_PLL(AGILENT)
August 25, 2006
What ADS is able to simulate (2)
•Applying modulation within the loop •Transient responses •Co-simulation with a behavioral sigmadelta modulator
time
Ideal current pulse (can’t be simulated)
Current pulse, 1 timestep wide, amplitude reduced to give same area as ideal pulse
EEsof/Simulating PLLs with ADS 10
This just generates a baseband FM signal that when summed in at the vtune node gives the desired VCO open-loop phase noise profile.
Gives open-loop VCO phase noise
EEsof/Simulating PLLs with ADS 11
August 25, 2006
VCO/Divide-By-N Behavioral Model
Tuning voltage output from lowpass filter
Divided VCO output frequency is (F0+VCO_Freq)/(N0+dN)
EEsof/Simulating PLLs with ADS 4
《应用于LVDS的锁相环电路研究》
《应用于LVDS的锁相环电路研究》一、引言随着现代电子技术的飞速发展，数据传输速率的要求日益提高，低电压差分信号传输（LVDS）技术因其低功耗、高速度和低噪声的特性，在高速数据传输领域得到了广泛应用。
锁相环（PLL）电路作为LVDS系统中的关键部分，其性能的优劣直接影响到整个系统的稳定性和传输质量。
因此，对应用于LVDS的锁相环电路进行研究具有重要的现实意义。
二、锁相环电路的基本原理锁相环电路是一种闭环相位控制系统，主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。
其基本原理是通过鉴相器比较输入信号和压控振荡器输出的信号之间的相位差，将相位差转换为电压或电流信号，经过环路滤波器的滤波后，控制压控振荡器的频率和相位，使输出信号的相位与输入信号的相位保持一致。
三、LVDS中锁相环电路的应用在LVDS系统中，锁相环电路主要用于实现数据的同步传输。
由于LVDS采用差分信号传输方式，要求发送端和接收端之间的时钟信号必须保持严格的同步。
锁相环电路通过捕获输入信号的相位信息，将其与压控振荡器输出的信号进行比对和调整，从而保证数据的准确传输。
四、应用于LVDS的锁相环电路设计要点在应用于LVDS的锁相环电路设计中，需要注意以下几个要点：1. 输入范围和稳定性：设计时应考虑到输入信号的范围、频率波动和噪声干扰等因素，确保鉴相器能够准确捕获输入信号的相位信息。
2. 环路滤波器的设计：环路滤波器的作用是滤除鉴相器输出的高频噪声和杂散信号，为压控振荡器提供稳定的控制信号。
设计时需要考虑滤波器的带宽、阶数和稳定性等因素。
3. 压控振荡器的选择：压控振荡器的性能直接影响到锁相环电路的频率和相位调整范围。
选择时需要考虑其频率范围、相位噪声、功耗和稳定性等因素。
4. 电路布局与调试：在电路布局和调试过程中，需要考虑到电磁干扰（EMI）和电磁兼容性（EMC）等问题，确保锁相环电路的稳定性和可靠性。
五、实验结果与分析通过实验验证了应用于LVDS的锁相环电路的有效性和性能。
基于ADS三阶电荷泵锁相环的分析和仿真
求得滤波器的电
容 和 电 阻 参 数 如 下 ： Ｃ１＝
Ｃｔｏ·ｔ ττ１２ ，
Ｃ２
＝Ｃｔｏｔ－
Ｃ１，
Ｒ２＝
τ２ Ｃ２
其 中 ， Ｃｔｏｔ
＝
" Ｃ１τ２ τ１
＝
ｋｖΙｃｐ ２πωｃ２Ｎ
１＋（ ωｃτ２） ２ １＋（ ωｃτ１） ２
５ 参数确定和仿真结果
我们的目标是设计一个三阶电荷泵锁相环， 输入参考频率
本栏目责任编辑： 谢媛媛
开发研究与设计技术
基于 ＡＤＳ 三阶电荷泵锁相环的分析和仿真
张明， 吴秀龙， 张兴建， 王诗兵 （ 安徽大学电子科学与技术学院， 安徽 合肥 ２３００３９）
摘要： 在分析锁相环基本原理和线性化模型的基础上， 给出了基于锁相环系统环路带宽和相位裕度的环路滤波器参数的计算公式。 结合具体的参数计算，给出系统参数， 然后用 ＡＤＳ 工具对系统进行仿真， 结果 表 明 利 用 给 出 的 方 法 来 设 定 锁 相 环 的 参 数 ， 通 过 反 复 几 次 的调节能得到一组很好的系统参数， 仿真结果于预期的相吻合， 对三阶电荷泵锁相环的系统设计和仿真有一定的指导意义。
ｆｒｅｆ＝２ＭＨＺ 、ＶＣＯ 的 灵 敏 度 ｋｖ＝３．３ＭＨＺ／Ｖ、 输 出 的 目 标 频 率 参 数 ｆｖｏｕｔ＝８ＭＨＺ、电 荷 泵 电 流 Ｉｃｐ＝１００ｕＡ、环 路 带 宽 ｆｃ＝１００ＫＨＺ ， 相 位 裕 度 Φ＝６０°。通过自己编写的 ＭＡＴＬＡＢ 程序计算出满足上述条件的
滤 波 器 的 参 数 ， 结 果 见 表 １，锁 相 环 的 开 环 、闭 环 传 递 函 数 的 波 特
２ 锁相环的基本原理和线性化模型
一 个 基 本 的 电 荷 泵 锁 相 环 由 鉴 频 鉴 相 器 （ ＰＦＤ） 、 电 荷 泵 （ ＣＰ） 、低通滤波器（ ＬＰＦ） 和压控振荡器（ ＶＣＯ） 组成。系统示意图如 图 １， 其中 Ｎ 是分频器的分频比。
锁相环工作原理及仿真分析
滤波器的传递函数 Ｆ ） ，所以 ： ＝１
Ｏ（） Ｓ ｉ ＋Ｋ
微分算子 。
，
Ｏ（ Ｐ＋ ｔ）
，
０ （ ＋ＫＯ（ ＝０ （ ｔ ） ｔ ） ） 设环路输入为固 定频率信号， ：Ｏ ） ｍ ， 则 ＝Ａ ０
图１锁相环的组成框 图
所
。
０ （ ＋Ｋ ＝Ａ ｏ （ ） ｔ ） ０（ ） ｍ ３
１ ＋Ｈｏ Ｓ Ｆ（）（ ） （） ＋Ｋ ｓ ２
通常 将采 用 Ｃ 积分滤 波器 、无 源比例积 分滤 波器 、 有 源 比例积分 滤波器 作为环 路滤波 器的二 阶环分 别 叫作 典型二 阶环 ，非理 想二 阶环 和理 想二 阶环 。
振荡 器 （Ｃ ） 部分所组成 。为研究 问题 的方便 ，一般在 Ｖ Ｏ３ 锁相环领 域 中的环路 的输入 信号 、 出信 号都为 正弦 类 输 信 号 。这样 ，输入 和 输 出信 号 的 相位 会 产生 相 位 误差
环路的开环传递函数为 ：
Ｈｏ ＝ ）
ｄ ｓ Ｋ ｓ Ｆ（） Ｆ（）
： 一
Ｓ
（ ） １
如 所 假设Ｕ ＝ ｆｎ（ｔ ０（） 图ｌ 示， ｉ） Ｕ （ ｆ）， ｓ ｉ＋ ｉ ） Ｕ ： ｏｉ ０ｔ Ｏ（） ０） Ｕ ｎ ） ＋ ０ ）。 ｓ （０
式 中 ：Ｕｉ 为输 入信号 的振幅 ； １ 为输 入信号 的载 （ ） 波角频率 ； 角频 率。 模拟 锁相环 由鉴相器 （Ｄ 、环 路滤波 器 （Ｆ 、 控 Ｐ） Ｌ） 压 为输出信号的振幅 ， 为输出信号的载波 ∞０
误差比较小时 ，环路才能稳定工作 。
２ 式可得 ： 对参数加以 调整就得到控制信号 （） 控制信号再经 进行环路的定量分析。由 （ ） ｒ，
ADS中PLL的仿真设计
SuperLU_MT version 2.0 - Copyright © 2003, The Regents of the University of California, through Lawrence Berkeley National Laboratory (subject to receipt of any required approvals from U.S. Dept. of Energy). All rights reserved. SuperLU Disclaimer: THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
2
Advanced Design System 2011.01 - PLL DesignGuide
可以仿真的锁相环的matlab代码
%频偏：-60Hz%相偏：在0－－2*pi内随机分布%程序及结果如下：clear all;close all;%定义锁相环的工作模式：单载波为“1”、BPSK调制为“2”、QPSK调制为“3”PLL_Mode = 3;%仿真数据长度Simulation_Length=1000;%基带信号if PLL_Mode == 1I_Data=ones(Simulation_Length,1);Q_Data=I_Data;else if PLL_Mode == 2I_Data=randint(Simulation_Length,1)*2-1;Q_Data=zeros(Simulation_Length,1);elseI_Data=randint(Simulation_Length,1)*2-1;Q_Data=randint(Simulation_Length,1)*2-1;endendSignal_Source=I_Data + j*Q_Data;%载波信号Freq_Sample=2400;%采样率，HzDelta_Freq=-60; %频偏，HzTime_Sample=1/Freq_Sample;Delta_Phase=rand(1)*2*pi; %随机初相，RadCarrier=exp(j*(Delta_Freq/Freq_Sample*(1:Simulation_Length)+Delta _Phase));%调制处理Signal_Channel=Signal_Source.*Carrier'; %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%以下为锁相环处理过程%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%参数清零Signal_PLL=zeros(Simulation_Length,1);NCO_Phase = zeros(Simulation_Length,1);Discriminator_Out=zeros(Simulation_Length,1);Freq_Control=zeros(Simulation_Length,1);PLL_Phase_Part=zeros(Simulation_Length,1);PLL_Freq_Part=zeros(Simulation_Length,1);%环路处理C1=0.22013;C2=0.0024722;for i=2:Simulation_LengthSignal_PLL(i)=Signal_Channel(i)*exp(-j*mod(NCO_Phase(i-1),2*pi)); I_PLL(i)=real(Signal_PLL(i));Q_PLL(i)=imag(Signal_PLL(i));if PLL_Mode == 1Discriminator_Out(i)=atan2(Q_PLL(i),I_PLL(i));else if PLL_Mode == 2Discriminator_Out(i)=sign(I_PLL(i))*Q_PLL(i)/abs(Signal_PLL(i)); elseDiscriminator_Out(i)=(sign(I_PLL(i))*Q_PLL(i)-sign(Q_PLL(i))*I_PL L(i)).../(sqrt(2)*abs(Signal_PLL(i)));endendPLL_Phase_Part(i)=Discriminator_Out(i)*C1;Freq_Control(i)=PLL_Phase_Part(i)+PLL_Freq_Part(i-1);PLL_Freq_Part(i)=Discriminator_Out(i)*C2+PLL_Freq_Part(i-1);NCO_Phase(i)=NCO_Phase(i-1)+Freq_Control(i);end%画图显示结果figuresubplot(2,2,1)plot(-PLL_Freq_Part(2:Simulation_Length)*Freq_Sample);grid on;title('锁相环频率响应曲线');axis([1 Simulation_Length -100 100]);subplot(2,2,2)plot(PLL_Phase_Part(2:Simulation_Length)*180/pi);title('锁相环相位响应曲线');axis([1 Simulation_Length -2 2]);grid on;%设定显示范围Show_D=300; %起始位置Show_U=900; %终止位置Show_Length=Show_U-Show_D;subplot(2,2,3)plot(Signal_Channel(Show_D:Show_U),'*');title('进入锁相环的数据星座图');axis([-2 2 -2 2]);grid on;hold on;subplot(2,2,3)plot(Signal_PLL(Show_D:Show_U),'r*');grid on;subplot(2,2,4)plot(Signal_PLL(Show_D:Show_U),'r*'); title('锁相环锁定及稳定后的数据星座图'); axis([-2 2 -2 2]);grid on;figure%设定显示范围Show_D=300; %起始位置Show_U=350; %终止位置Show_Length=Show_U-Show_D;subplot(2,2,1)plot(I_Data(Show_D:Show_U));grid on;title('I路信息数据');axis([1 Show_Length -2 2]);subplot(2,2,2)plot(Q_Data(Show_D:Show_U));grid on;title('Q路信息数据');axis([1 Show_Length -2 2]);subplot(2,2,3)plot(I_PLL(Show_D:Show_U));grid on;title('锁相环输出I路信息数据');axis([1 Show_Length -2 2]);subplot(2,2,4)plot(Q_PLL(Show_D:Show_U));grid on;title('锁相环输出Q路信息数据');axis([1 Show_Length -2 2]);。
毕业设计(论文)-锁相环电路仿真模型的研究论文
摘要：锁相环（简称PLL）是一种反馈控制系统,也是闭环跟踪系统，其输出信号的频率跟踪输入信号的频率。
本课题主要研究的是有关锁相环电路仿真模型的研究方法，深入探讨了锁相环的组成和工作原理及在各种电路中的应用，通过研究仿真模型及对锁相环的特性的分析，使我进一步掌握了锁相环的原理及在实际工作中的应用。
对锁相环仿真，使用MATLAB来实现是方便快捷的。
本课题介绍了锁相环电路的分类、工作原理、应用现状；建立了仿真锁相环电路捕捉过程的MATLAB模型，并进行了仿真，比较了不同种类锁相环电路的捕捉时间；对锁相环电路各种性能指标如同步带、捕捉带进行了分析，比较了两种锁相环电路的性能；最后提出了锁相环电路的改进方法，并对改进后的环路进行了仿真分析。
关键词：锁相环；鉴相器；滤波器；振荡器；MATLAB仿真Research of phase-locked loop circuit simulation model AbstractThe phase-locked loop (i.e. PLL) is one kind of feedback control system, is also the closed loop tracking system, its output signal frequency track input signal frequency. What this topic main research is the related phase-locked loop circuit simulation model research technique, discussed the phase-locked loop each aspect and the phase-locked loop the composition and the principle of work in depth, By studying the simulation model and analysis of the characteristics of the PLL，I further understand that the principle of phase-locked loop and the application in practical work. For phase-locked loop simulation's realization, use MATLAB to realize is the convenience quickly. Analyzed various performance indicators such as timing belt and capturing belt of the PLL circuit, comparing the performance of two phase-locked loop circuit and proposed the improvement of phase-locked loop circuit, and simulation to the Improved loop circuit.Key words: PLL; phase; filters; oscillators; MATLAB simulation目录1引言............................................ 错误！未定义书签。
LS波段预捕获锁相环路的仿真与实现
收稿日期: 2008 02 21
58
图 1 预捕获系统框图
2 系统性能指标的分析和论证 系统锁定时间的估计: 在锁相环路的应用中, 二阶环路比较 普遍, 如图 2
所示为一般锁相环路结构。
图 2 锁相环路结构框图
∃现代电子技术%2008 年第 17 期总第 280 期
环路的闭环传递函数为:
H ( s) = K dK 0 F( s)
GA 控制 DA 转换器产生, 在每次跳频期间及时的送入 VCO 的压控端。V CO 的输出信号为 2~ 4 GH z, 功分 两路, 一路经由 2 分频器后返回鉴相器与参考频率做比 较, 一路进入后续处理模块, 后续模块通过一系列的开 关、分频最终实现 1~ 3 GH z 的宽带扫频输出。所有的 控制均由 F PGA 来完成, 由外部提供启动或停止, 扫频 步进改变信号, F PGA 控制频率合成器进行自动扫频。
的, 主要技术指标为: 输出频率 1~ 3 GH z, 相位噪声- 90 dBc/ H z@ 1 kH z, 杂散- 55 dBc, 步进间隔可变, 跳频时间 20 s。
关键词: 雷达快速扫频源; 步进可变; 环路滤波 器; 锁相环
中图分类号: T N74
文献标识 码: B
文章编号: 1004 373X( 2008) 17 058 02
( 上接第 59 页)
锁相环的matlab的仿真程序(PLL matlab simulation program)
锁相环的matlab的仿真程序（PLL matlab simulation program）% phasell。
M%锁相环（PLL），调整一个本地振荡器的相位。
%与输入的调制信号。
这样的阶段%输入信号被锁定，信号解调。
%也用于PM和FM。
我们将使用闭环系统来实现它。
控制系统这里应用了%技术。
%*********************************************************** ***锁相环一阶闭环透过率的%阶跃响应% h（s）= 1；%系统类型号= 1；%道/ thetai（输出/输入阶段）关闭所有千伏= 1；KD＝1；DT = 0.01T＝0：dt：2u =（1，长度（t））G11 = [ TF（[ 2 * pi *千* KD ]、[ 1 2 * pi *千* KD ]）]为其传递函数在给定的讲义[ 11 ] = lsim（G11，U，T）图形情节（t，Y11）xlabel（秒的时间）ylabel（幅度标准”）标题（第一阶'step响应闭环率”）%*********************************************************** ****锁相环一阶闭环误差透过率的阶跃响应所有其他因素h（s）等在这里都一样。
%中来/ thetai（相同的解释。
如上）G12 = [（[ 1，0 ]，TF [ 1 2 * pi *千* KD ]）]误差透过讲义中给出[ 12 ] = lsim（G12，U，T）图形情节（t，Y12）xlabel（秒的时间）ylabel（幅度标准”）标题（第一阶'step响应闭环误差率”）%*********************************************************** *****锁相环一阶闭环透过率的%阶跃响应VCO与输入信号相位之间的百分比% h（s）= 1；%系统类型号= 1；% v2 / thetaiKD＝1；G13 = [ TF（[ 0 ] [ 1 KD，2 * pi *千* KD ]）]为压控振荡器的电压和输入信号透过率[ 13 ] = lsim（G13，U，T）图形情节（t，Y13）xlabel（秒的时间）ylabel（幅度标准”）标题（第一阶'step响应闭环透光率的B / W的VCO和输入阶段”）%*********************************************************** *********锁相环二阶闭环透射率的阶跃响应%系统类型号= 2；%道/ thetai= 3.15ζ= sqrt（（π*千* KD）/（2 *））omegan = sqrt（2 * pi *伏* KD *）G21 = [（[ 2 *泽塔* TF omegan omegan ^ 2 ]、[ 1 2 *泽塔* omegan omegan ^ 2 ]）]【Y21 T ] = lsim（G21，U，T）图形情节（t，Y21）xlabel（秒的时间）ylabel（幅度标准”）标题（二阶锁相环的环路闭合'step响应率）%*********************************************************** **********锁相环二阶闭环误差透过率的阶跃响应%系统类型号= 2；% / thetai中来G22 = [（[ 0 ] 0 TF 1，[ 1 2 *泽塔* omegan omegan ^ 2 ]）]【Y22 T ] = lsim（G22，U，T）图形情节（t，Y22）xlabel（秒的时间）ylabel（幅度标准”）标题（二阶锁相环的环路闭合'step响应误差率）%*********************************************************** **********锁相环二阶闭环透射率的阶跃响应VCO与输入信号相位之间的百分比%系统类型号= 2；% v2 / thetaiG23 = [ TF（KD KD * [ 0 ]、[ 1 2 * pi *千* 2 * pi *千* KD KD ]）]【Y23 T ] = lsim（G23，U，T）图形情节（t，Y23）xlabel（秒的时间）ylabel（幅度标准”）标题（二阶'step响应闭环透光率的B / W的VCO和输入阶段”）%*********************************************************** ***************%锁相环。
锁相环电路仿真
锁相环电路仿真1111201 曹雷 1111120108摘要: 锁相环(P L L ) 频率合成器是一种应用很广的频率合成技术, 自40 年代锁相环技术出现并应用到今天, 它一直在频率合成领域占主导地位。
随着集成电路技术的发展, 许多厂家研制出了通用的鉴频/ 鉴相器、V C O 、分频器等集成化器件, 甚至出现了许多型号的单片锁相环集成电路。
这给锁相环的设计应用带来了极大的方便, 根据不同的频率带宽要求选择合适的鉴频/ 鉴相器、V CO、分频器等器件, 设计人员设计好环路滤波器就可以完成锁相环频率合成器的设计合指标要求很大程度上依赖于锁相环路的响应函数是否设计得合适。
由于在实际电路中往往加入辅助滤波器、增益控制等电路, 以及存在分布电阻电容等因素, 电路的实际响应很难做到和设计值一致, 因此在制作锁相环前对环路进行建模仿真将有助于提高设计效率。
下面介绍一种锁相环的模型。
关键词: 锁相环; Multisim1 锁相环的仿真模型首先在Multisim 软件中构造锁相环的仿真模型( 图1) 。
基本的锁相环由鉴相器( PD) 、环路滤波器( LP) 和压控振荡器( VCO) 三个部分组成。
图中,鉴相器由模拟乘法器A 1 实现, 压控振荡器为V3 , 环路滤波器由R1 、C1 构成。
环路滤波器的输出通过R2、R3 串联分压后加到压控振荡器的输入端, 直流电源V2 用来调整压控振荡器的中心频率。
仿真模型中, 增加R2、R3 及V2 的目的就是为了便于调整压控振荡器的中心频率。
2 锁相接收机的仿真电路直接调频电路的振荡器中心频率稳定度较低,而采用晶体振荡器的调频电路, 其调频范围又太窄。
采用锁相环的调频器可以解决这个矛盾。
其结构原理如图2 所示。
实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外, 也就是说, 锁相环路只对慢变化的频率偏移有响应, 使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。
而随着输入调制信号的变化, 振荡频率可以发生很大偏移。
PLL的ADS仿真
本次PLL仿真的目的是用ADS计算环路参数值并估计锁定时间和相噪水平。
其中所选取的锁相环芯片为ADF4350，要求该芯片输出1GHz的点频。
该芯片的一些参数如下:1)输出频率范围为137.5MHz至4400MHz，其中VCO的压控输出范围为2200MHz至4400MHz，具有可编程的1/2/4/8/16分频输出。
2)输入频率范围为10至105MHz，最大鉴相频率为32MHz。
3)在外接电阻为5.1K的情况下，电荷泵输出的最大电流为5mA。
4)VCO的压控增益为33MHz/V，归一化相噪水平为-213dBc/Hz，在输出为2.2GHz的情况下，其相噪水平分别为：-89dBc/Hz@10KHz，-114dBc/Hz@100KHz。
另外我们取参考输入为25MHz，鉴相频率也为25MHz，我们选择VCO输出直接分频模式，即VCO输出4GHz，则N=4000/25=160。
晶振的相噪水平为:-113dBc/Hz@1KHz, -121dBc/Hz@10KHz, -128dBc/Hz@100KHz。
我们选取三阶无源滤波结构，环路带宽设置为20KHz，相位裕度为45°-50°。
一，PLL环路滤波的仿真首先我们先用ADS仿真环路参数。
利用ADS自带的PLL仿真模块，按照以上要求设置好之后就得到了图一的仿真原理图。
图一 PLL的ADS仿真原理图其中以上模块包括了PLL的闭环特性、参数设置区、PLL的开环特性、环路滤波器部分以及仿真所需要的仿真器和优化目标等。
根据我们仿真的要求，我们只需要把PLL的参数区设置成如图二所示的即可。
图二 PLL变量区的参数设置在图二中，VAR1部分的Kv为VCO的鉴相增益，Id为CP的输出电流，NO为分频因子。
VAR2的五个参数为环路滤波器的参数值，其范围是可以设置的。
VAR3部分的UnityGainFreq为期望的环路带宽值，我们定为20KHz。
Min_Phase_Margin 和Max_Phase_Margin分别是最小和最大的相位裕度值，我们希望相位裕度的值为45至50度。
PLL 锁相环的ADS 仿真
（4） N是环路的分频比，即θb=θo/N（fbak=fout/N）； 因此锁相环的开环传递函数为：
Gk (s)
=
θb θi
=
Kd
i
Z(s) i
Kv s
i
1 = Kd Kv Z(s) N Ns
闭环传递函数为：
（1）
Φ(s) = G(s) = NKd KvZ (s) 1 + Gk (s) Ns + Kd Kv Z (s)
⑹频谱纯度： 该指标由输出信号的相位噪声和杂散来衡量，带内相位噪声主要由参 考源、鉴相器和电荷泵决定，带外相位噪声主要由 VCO 决定。
我们使用的锁相环芯片的鉴相器输出通常是基于电荷泵结构的，因此下面均以电荷泵锁 相环为例进行讲解。对于基于电荷泵结构的锁相环，其锁定或接近锁定时可近似等效为一个 线性的反馈系统，其系统框图如下：
⑵频率稳定度： 在一定时间间隔内，频率的相对变化程度(f-fo)/fo，单位一般为ppm
⑶频率精度：
（10-6）或ppb（10-9），该指标一般由参考源fref决定； 相邻两个输出频率的最小间隔，对于整数分频，其频率精度等于fref； 对于小数分频，其频率精度可为任意小；
博客：
ω/(rad/s) 幅值裕度
ωg
ω/(rad/s)
-90
相位裕度γ -180
图 3 锁相环开环传递函数的伯德图 图中，ωc为环路增益降为 0dB时的频率，即通常所说的环路带宽。幅值裕度和相位裕 度是描述系统稳定程度的两个关键参数，定义如下：
幅值裕度 = −L[Gk (ωg )]
（3）
相位裕度=γ = 180 + ϕ(ωc )
的中间值； 5. 仿真所需的仿真器、优化器、优化目标及公式编辑器。 我们先来看第 1 部分：
PLL的ADS仿真
本次PLL仿真的目的是用ADS计算环路参数值并估计锁定时间和相噪水平。
其中所选取的锁相环芯片为ADF4350，要求该芯片输出1GHz的点频。
该芯片的一些参数如下:1)输出频率范围为137.5MHz至4400MHz，其中VCO的压控输出范围为2200MHz至4400MHz，具有可编程的1/2/4/8/16分频输出。
2)输入频率范围为10至105MHz，最大鉴相频率为32MHz。
3)在外接电阻为5.1K的情况下，电荷泵输出的最大电流为5mA。
4)VCO的压控增益为33MHz/V，归一化相噪水平为-213dBc/Hz，在输出为2.2GHz的情况下，其相噪水平分别为：-89dBc/Hz@10KHz，-114dBc/Hz@100KHz。
另外我们取参考输入为25MHz，鉴相频率也为25MHz，我们选择VCO输出直接分频模式，即VCO输出4GHz，则N=4000/25=160。
晶振的相噪水平为:-113dBc/Hz@1KHz,-121dBc/Hz@10KHz,-128dBc/Hz@100KHz。
我们选取三阶无源滤波结构，环路带宽设置为20KHz，相位裕度为45°-50°。
一，PLL环路滤波的仿真首先我们先用ADS仿真环路参数。
利用ADS自带的PLL仿真模块，按照以上要求设置好之后就得到了图一的仿真原理图。
图一 PLL的ADS仿真原理图其中以上模块包括了PLL的闭环特性、参数设置区、PLL的开环特性、环路滤波器部分以及仿真所需要的仿真器和优化目标等。
根据我们仿真的要求，我们只需要把PLL的参数区设置成如图二所示的即可。
图二 PLL变量区的参数设置在图二中，VAR1部分的Kv为VCO的鉴相增益，Id为CP的输出电流，NO为分频因子。
VAR2的五个参数为环路滤波器的参数值，其范围是可以设置的。
VAR3部分的UnityGainFreq为期望的环路带宽值，我们定为20KHz。
Min_Phase_Margin 和Max_Phase_Margin分别是最小和最大的相位裕度值，我们希望相位裕度的值为45至50度。
锁相环仿真(基于MATLAB)
锁相环仿真1.锁相环的理论分析1．1 锁相环的基本组成锁相环路是一种反馈控制电路，简称锁相环（ PLL,Phase-Locked Loop ）。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD,Phase Detector ）、环路滤波器（ LF,Loop Filter ）和压控振荡器（ VCO,Voltage Controlled Oscillator ）三部分组成，锁相环组成的原理框图如图示：锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成 u D（t ）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压 u C（t ），对振荡器输出信号的频率实施控制。
1．2 锁相环的工作原理1.2.1 鉴相器锁相环中的鉴相器（PD）通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图示：鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：式中的ω0 为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压 u D为：低通滤波器低通滤波器（LF）的将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压 u C（t ）。
即 u C（t ）为：式中的ωi 为输入信号的瞬时振荡角频率，θ i （t）和θ O（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即则，瞬时相位差θ d为对两边求微分，可得频差的关系式为上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态， u c（t ）为恒定值。
锁相环电路的仿真设计
锁相环的ADS仿真实验报告一．ADF4113芯片介绍1.概述频率合成器中的ADF4113可用于在上变频和下变频上执行本地振荡器，无线接收器和发送器部分。
他们包括一个低噪声数字PFD（相位频率侦测器），一个精密电荷泵，一个可编程参考分频器，可编程A和B计数器和一个双模预置分频器性（P/P+1）。
A（6-bit）和B（13-bit）计数器，会同双模分频器性（P/P+1），实现一个N分频器（N =BP+A）。
此外，14位的参考计数器（R计数器）在PFD 输入时允许投入可选REFIN频率。
如果用合成器被一个外部环路滤波器和电压控制振荡器使用，那么一个完整的PLL（锁相环）就可实现。
该器件工作在2.7 V至5.5 V的电压供应范围内，并且可以不使用时使其开路。
2.电路描述参考输入部分：参考输入级如图24。
SW1和SW2是常闭开关。
SW3是常开。
当电源关闭时，SW3是封闭的和SW1和SW2打开。
这将确保在电源关闭在REFIN引脚上没有加载。
射频输入级：RF输入阶段如图25所示。
其次是一个2级限幅放大器生成一个CML（电流模式逻辑）时钟电平所需的预分频器。
预分频器性（P / P+1）该双模预置分频器性（P / P+1），随着A和B计数器，使大型分频比，N，实现（每组的BP +A）。
该双模预分频器，操作在CML时钟电平，对CMOS A 和B计数器需要设置时钟从射频输入级平台并划分到了可管理的频率。
预分频器是可编程的。
它可以设置软件到达8 / 9，16/17，32/33，或64/65。
它是基于同步4 / 5的核心。
A和B计数器A和B的CMOS计数器连结模数双重预分频器，使其允许在一个广泛的区域的PLL反馈比例不等计数器。
计数器将被指定的工作，当预分频器的输出小于等于200MHz。
因此，随着一个 2.5GHz的RF输入，分频器16/17的频率值是有效的，但对8 / 9值无效。
相位频率侦测器（PFD）和电荷泵在PFD需要从R计数器和N计数器输入（N=BP + A）并且按比例生成的、输出相位和它们之间的频率差。
ModelSim仿真PLL模块
一概述设计锁相环(PLL)的IP核，并完成在ModelSim中的仿真测试。
锁相环常用在调频和分/倍频设计中。
难点：在ModelSim中实现IP核的仿真。
二锁相环IP设计1 在Quartus Tools MegaWizard Plus-In Manager中创建IP核，选择I/O中的ALTPLL核，并输入文件名称后点“Next”。
注意路径名不能有中文！2 对锁相环进行常规设置○1为芯片的速度等级，如EP4CE15E22C8的速度等级为8。
○2为输入的晶振频率，板上为50M晶振，则输入50。
3 其它配置选择默认，一直点Next，直到进入c0配置画面C0脚即为锁相环的输出，它可以倍频、分频和倍分频综合使用。
这里1为倍频系数，2为分频系数，3为相位差，4为占空比。
这里设c0为倍频，即2倍频，输出频率为100MHz。
4 设置c1~c4输出C0配置好后，点“Next”进入C1配置画面，选中“Use this clock”，并设置为分频，即2分频，25MHz。
同理c2设置相位差为90度，c3设置占空比为20，c4设置为混频。
5 生成源文件配置完c4脚后，点“Next”或“Finish”，则可看到仿真库文件。
这个文件在ModelSim仿真中需要使用。
点击“Next”，点中_init.v文件。
选中“Finish”结束设计。
6 添加文件到工程中设计结束后会自动弹出，点“Yes”7 复制仿真库文件将\altera\13.0\quartus\eda\sim_lib中的220model.v和altera_mf.v文件复制到工程目录。
8 编写测试文件打开myfifo_inst.v文件，另存为myfifo_tb.v，并改写成如下：三 ModelSim进行仿真1 打开ModelSim，新建工程pll_tb。
2 将目录下的4个文件添加到工程3 选中其中一个文件，点编译4 点“Library work”，找到mypll_tb.v，右键点击，选中仿真。
外文翻译基于锁相环的测量信号的处理与仿真
外文翻译毕业设计题目：基于锁相环的测量信号的处理与仿真原文1：Frequency Modulation in Microwave Phase Lock Loop Synthesizers译文1：微波锁相回路合成器的调频原文2：The Design of A Low-Power Low-Noise Phase Lock Loop译文2：低功率低噪声的锁相环的设计Frequency Modulation in Microwave Phase Lock Loop SynthesizersAbstract —This paper shows, that frequency modulation bandwidth of phase locked controlled oscillator (CO) can be simple expanded using precorrecting circuit (corrector) connected to control port of oscillator. A method is presented of calculation of corrector according to exact PLL and frequency response of modulation channel, with experimental demonstration presented of adequacy of described technique being shown.Index Terms —Microwave PLL synthesizer, frequency modulation, maximum deviation, modulation bandwidth.I. INTRODUCTIONIn many microwave systems the synthesizer must generate frequency modulated signal in addition to monochromatic signal generation, its main function. Solution of this problem in case of phase lock loop (PLL) synthesizer becomes complicated due resistance of PLL to the CO modulation, as an automatic control system. The most difficulty is the expansion of modulation band and the modulation index range. The purpose of this paper is contribution in solution of these problems.II. TARGET SETTINGIt is well known that frequency modulation possibility of phase locked CO is limited by cutoff band. Modulation bandwidth corner is equal to PLL angular frequency [1]. In band above cutoff the loop makes no resistance to the CO modulation, but below cutoff its resistance increases when modulating frequency decreases. Thus, modulation bandwidth of CO must be widened up to down the PLL angular frequency. It can be made by three issues:• By decrease of PLL cutoff frequency;•by impact modulating signal into PLL: modulation of the reference frequency, manipulation of feedback division ratio, addition of the modulating signal to control signal of phase detector;•by application of linear precorrection to modulating signal for compensation of high-pass properties of PLL [2,3].Further the last method is considered. It is more effective as it makes no worse on dynamic and spectral purity characteristics of PLL synthesizer like first method and has no limitation of modulation bandwidth above like second way.III. MATHEMA TICAL DESCRIPTION OF CORRECTOR MODEL To improve the modulation sensitivity of CO an active corrector instead the passive corrector [2] is proposed in Fig. 1.Fig. 1. Corrector schematicModulating signal comes to input 1. PLL control signal comes to input 2. Driving signal for CO goes out through output 3.A. Small signal modelCorrector transfer function K1(p) from input 1 to output 3 is represented by:where a, c are gain factors of third stage at low and high frequencies respectively; τ is high frequency time constant of third stage; k is depth of dip of response curve in PLL corner frequency area;b is gain factor of first stage at high frequencies; τ1, τ2 are low and high frequency time constants of dip of response curve respectively. Parameters in (1) can be selected in case of an exact PLL and modulation channel requirements.B. Large signal modelMaximum deviation ΔFmax is limited by several facto rs, which are bound with nonlinear distortions of modulated signal envelope. These distortions appear in such cases as:-voltage or current operational amplifier (opamp) saturation;-CO frequency obtain the corner of regulation curve;-appearance of dynamic distortion of opamp.In first case the maximum deviation with voltage saturation is:where Usat is the saturation voltage of opamp; Kv is CO tuning sensitivity; KL(p) is closed PLL transfer function.In second case maximum deviation is constant equal to distance between average CO frequency and nearest corner of CO regulation curve. In third case maximum deviation is represented by [4]where S is slew rate of opamp.IV. CORRECTOR DESIGN AND TESTFig. 2 shows the calculated and experimental frequency responses of modulation channel with and without corrector. PLL cutoff frequency is 100 kHz, phase margin – 45°, CO tuning sensitivity –95 MHz/V. CO lag is not allowed.Fig. 2. Frequency responses of modulation channel normalized to CO tuning sensitivity Fig. 3 shows calculated and experimental frequency responses of maximum deviation for all types of distortions: solid curve – for first, dotted curve – for second and chain line – for third. Calculation was made for opamp AD829 with Usat=12V. Distance between average CO frequency and nearest corner of CO regulation curve is 50 MHz.From Fig. 2 and 3 is seen that modulation cannel bandwidth with corrector at maximum deviation 100 kHz is of 1,5 kHz facing 100 kHz without corrector. Dynamic distort ions in opamp don’t appear in comparison with two other types. In the fig. 2 experimental curve is close to calculated one. In Fig. 3 experimental curve differs from calculated one because current saturation of opamp has been appeared.V. CONCLUSIONSApplying an introduced corrector in PLL synthesizer one can expand the modulation bandwidth considerably. Here the simple schematic solution and low-cost elements can be used. A calculation method is simple and unlike described one in [3] incorporates the calculation of maximum frequency deviation.Fig. 3. Maximum deviation frequency responses作者：Andrew V. Gorevoy国籍：Russia出处：Siberian Conference on Control and Communications SIBCON–2009微波锁相环合成器的频率调制摘要：本论文表明，通过使用连接预先校正的电路来控制振荡器的端口，柏锁可控制振荡器的调频宽带就能够很容易被扩展。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
PLL锁相环的ADS仿真说明这是本人的一点学习总结，希望对初学锁相环/合成器的学弟学妹们有用。
锁相环技术是基于反馈理论的，因此学习锁相环/合成器最好先学习《自动控制》。
本人只是应用工程师，不是做理论的，理论知识比较欠缺，所以有不对的地方请大家指正~~最后希望大家尊重知识，请不要用于商业用途。
2009年2月上海锁相环基础在通信系统中产生可变的本振信号（LO）的方法有以下几种：倍频/混频、直接数字频率合成（DDS）和锁相环技术（PLL）。
其中倍频/混频方法杂散较大，谐波难以抑制；DDS 器件工作频率较低且功耗较大，而PLL技术相对来说具有应用方便灵活与频率范围宽等优点，是现阶段主流的频率合成技术。
目前生产PLL芯片的知名厂商有：模拟器件公司（ADI）、美国国家半导体公司（NS）、德州仪器（TI）等。
他们的代表型号分别有ADF4111（ADI）、LMX2346（NS）、TRF3750（TI）。
1.基本工作原理锁相环包括四个基本模块：压控振荡器（VCO）、鉴相器（PD）、分频器（Div）和环路滤波器（LPF），如下图图1 锁相环基本框图压控振荡器（VCO）：产生射频信号。
其输出频率受到控制电压的影响，大多数VCO的输出频率随控制电压升高而升高，即具有正斜率；分频器（Div）：对VCO的输出频率进行分频，使频率降下来以便于处理；鉴相器（PD）：对输入的参考频率（相位）f ref和分频后的f bak进行比较，根据频率（相位）之差产生对应的输出电压；低通滤波器（LPF）：对鉴相器输出的电压进行滤波，为VCO提供干净的控制电压，同时为系统提供一定的稳定裕量，该低通滤波器也称为环路滤波器。
PLL是一个频率/相位的自动控制系统：假如f out偏离期望的频率，则f bak会与f ref产生一定的频差，此时鉴相器会根据该频差输出对应的控制电压去迫使f out回到期望的频率；当f ref变化时，鉴相器的两个输入频率会产生一定的频差，接着鉴相器输出电压会随频差的大小而改变，迫使f out变化到对应的频率，以保证f bak与f ref相等。
也就是说，我们可以通过改变f ref使f out 变化到我们希望的频率，同时f out还能够自动跟踪f ref的变化，这个特点使PLL能够用作频率合成器和调制/解调器。
2.锁相环性能参数锁相环系统有以下几个较为重要的技术指标：⑴频率准确度：实际输出频率f out与标称输出频率f o之差，一般由分频数N与参考源f ref决定；⑵频率稳定度：在一定时间间隔内，频率的相对变化程度(f-fo)/fo，单位一般为ppm（10-6）或ppb（10-9），该指标一般由参考源f ref决定；⑶频率精度：相邻两个输出频率的最小间隔，对于整数分频，其频率精度等于f ref；对于小数分频，其频率精度可为任意小；⑷频率范围：锁相环系统输出频率的范围，该指标由VCO 频率范围和锁相环芯片内的分频器共同决定；⑸换频时间： 锁相环系统输出信号从一个频率切换到另一个频率时，其输出从突变到重新进入稳定状态所用的时间，该指标由系统阻尼系数和环路带宽决定；⑹频谱纯度： 该指标由输出信号的相位噪声和杂散来衡量，带内相位噪声主要由参考源、鉴相器和电荷泵决定，带外相位噪声主要由VCO 决定。
我们使用的锁相环芯片的鉴相器输出通常是基于电荷泵结构的，因此下面均以电荷泵锁相环为例进行讲解。
对于基于电荷泵结构的锁相环，其锁定或接近锁定时可近似等效为一个线性的反馈系统，其系统框图如下：低通滤波器LPF鉴相器PD 压控振荡器VCO图2 电荷泵锁相环的系统框图其中（1） K d 是鉴相器与电荷泵的鉴相增益，2cpd I K π=，I cp 为电荷泵的充放电电流；（2） Z(s)是环路滤波器的传输函数；（3） K v 是VCO 的压控增益，单位是弧度/伏；因为VCO 是一个积分环节，所以它的传输函数分母中含有一个积分算子s ；（4） N 是环路的分频比，即θb =θo /N （f bak =f out /N ）； 因此锁相环的开环传递函数为：1()()()b v d k d iK K K G s K Z s Z s s N Ns vθθ===i i i （1）闭环传递函数为：()()()1()(d v k d )v NK K Z s G s s G s Ns K K Z s Φ==++（2）典型的锁相环开环传递函数伯德图为：-90f (Gk)/(°)L(Gk)/(dB)))20log K图3 锁相环开环传递函数的伯德图图中，ωc 为环路增益降为0dB 时的频率，即通常所说的环路带宽。
幅值裕度和相位裕度是描述系统稳定程度的两个关键参数，定义如下：[()k g L G ]ω=−幅值裕度（3） 180()c γϕω=+相位裕度=（4）其中，L (G k )=20logG k 。
工程中，系统的幅值裕度一般会设计为>6dB ，即系统开环增益再变大2倍也不会到达不稳定状态。
而相位裕度一般要求为30°~60°，通常取45°。
若相位裕度加大，系统响应的过渡过程会变长。
3.环路滤波器的计算在实际的工程应用中，分频器、鉴相器与电荷泵这三部分都已经被封装于锁相环IC 里，工程师所需要做的基本上只是根据系统要求计算出合适的环路滤波器并调试。
下面以2阶无源环路滤波器（图4）为例来讲解各元件值的求解过程，因计算过程较为繁琐，这里只给出求解方法，并不进行实际的运算。
该滤波器的传输函数为222212121()()R C s Z s R C C s C C s+=++（5）则锁相环系统的开环传递函数为2222121212(1)()()(1d v k K K R C s G s R C C )N C C s s C C +=+++（6）Z(s)I c图4 2阶无源环路滤波器令212112R C C T C C =+,，把上式的s 换成j ω，则有22T R C =22211(1)1()(1)2d v k K K j T T G j NC j T T ωωωω+=−+i（7）从上式可看出系统的相位函数为：21[()]arctan arctan k G j T T ϕωωωπ=−−（8）为了保证环路的稳定，通常我们期望在开环增益降为0dB （ω=ωc ）时系统具有最大相位裕度（取45°），即该点是相位曲线的拐点，因此可得[()]45k c G j γπϕω=+=（9） [()]0|k c d G j d ωωϕωω==（10）根据定义，开环增益在ωc 处降为0dB ，即()1k c G ω=（11）由上面三个式子（9）、（10）和（11）即可算出环路滤波器各个元器件的值。
由于环路滤波器的计算过于复杂，一般不会采用手工计算，通常我们会借助各种仿真软件来求解。
锁相环实例与仿真本节使用ADI公司的锁相环芯片ADF4111作为例子来讲解。
该芯片为整数分频芯片，其数据手册读者可到以下网址下载：/zh。
下图为ADF4111的功能框图：图5 ADF4111功能框图以下是ADF4111的一些性能参数，详见数据手册：⑴RF IN A为射频信号输入口，其信号来自VCO，该端口能接受的输入频率范围是80MHz ~1200MHz，3V供电时输入信号的幅度范围-15dBm~0 dBm；⑵REF IN为参考信号输入口，其信号来自参考源（如TCXO），该端口能接受的输入频率范围是5 MHz ~104 MHz，输入幅度要求至少为-5 dBm；⑶鉴相器能接受的最大的输入频率为55 MHz，因此需要确保分频后f ref和f bak不超过该值；⑷电荷泵电流I cp可通过写寄存器控制，一共有8档，其范围由外部电阻R set决定；⑸下面以一实际案例来讲解如何利用ADS计算合适的环路滤波器并估算其锁定时间和相位噪声。
设一窄带项目采用PLL芯片为ADF4111，各个系统模块的参数如下：⑴ VCO输出频率： 900MHz±10MHz；⑵ VCO压控增益： 12MHz/V；⑶ VCO相位噪声： -30dBc/Hz@10Hz，-80dBc/Hz@1kHz，-120dBc/Hz@100kHz，噪底为-140 dBc/Hz；⑷参考源频率： 10MHz；⑸参考源相位噪声：-90dBc/Hz@10Hz，-130dBc/Hz@1kHz，-145dBc/Hz@100kHz，噪底为-150 dBc/Hz；⑹系统频率间隔： 200kHz；由于ADF4111是整数分频芯片，因此鉴相频率应选为系统频率间隔，即200kHz，则参考分频器的分频比应设置为50，射频分频器的分频比应设置为4500±50；芯片的电荷泵电流我们选取典型值5mA。
我们的设计目标是：采用无源3阶环路滤波器，系统环路带宽为ωc=10kHz（环路带宽通常设置为鉴相频率f ref的1/20左右），相位裕度为γ=45°~50°。
1. 计算环路滤波器启动ADS，新建工程：ADS_PLL_prj。
接着我们在弹出的原理图的菜单栏中选择DesignGuide→PLL→Select PLL Configuration，这时会弹出选项卡，根据我们的设计依次选择如下：频率合成器图6查看环路频率响应图7ADF4111的鉴相器基于电荷泵结构图8采用无源3阶环路滤波器，此时系统为4阶系统图9选择完毕后，点击OK进行确认，系统会根据这些选项自动为我们生成如下的仿真原理图模板：图10 PLL环路响应仿真模板原理图分为5个部分，其中：1. 用于仿真系统闭环特性；2. 变量设置区，用于设置环路各个参数；3. 用于仿真系统开环特性；4. 用于仿真环路滤波器频率响应，求得的Filt_out被用作计算的中间值；5. 仿真所需的仿真器、优化器、优化目标及公式编辑器。
我们先来看第1部分：图11鉴相增益、滤波器器件值、VCO压控增益和分频值等各模块的参数都被设置成变量，统一放在第2部分的变量设置区内进行设置。
信号源不需要设置。
第3和第4部分情况与第1部分类似，我们不需要做任何改动。
第2部分是环路参数配置区，我们需要根据实际的系统参数和设计目标做一些改动。
改动后如下图所示：图12变量列表V AR1内是环路各模块的参数，Kv是VCO压控增益，需要改为12MHz；Id 是电荷泵电流，需改为0.005，即5mA；N0是射频分频器的分频数，需改为4500（这里一般取实际分频数的中间值）。
变量列表V AR3内是设计目标参数，UnityGainFreq是期望的环路带宽，需设置为10kHz；Min_Phase_Margin和Max_Phase_Margin是期望的最小与最大相位裕度，我们把最大值改为50_deg；SpurFreq和CL_SpurAtten是杂散频率和杂散频率处的衰减值，一般不需要改动，保留原值即可。