哈尔滨工业大学数字电路考研真题和答案
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2009年哈尔滨工业大学信息与系统、数字电路考研试题
七、概念题
1．写出(321)十进制的5421BCD码，说明5421BCD码的特点。
解：(321)十进制=(001100100001)5421。5421码是有权码，权值分别为5、4、2、1。显著特点是最高位连续5个0后连续5个1。
2．试说明TTL门电路的高、低电平输出驱动能力哪个更大一些，为什么？
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状态转换图为：
该电路能够自启动，功能为序列101检测。
十一、某系统为了提高采样速率，采用4片模数（全并行AD）转换器构成并行交替式数据采集系统，原理框图如下。系统信号源为30MHz的方波，时钟信号CLK为10MHz（要求占空比为1：1）。并行交替式数据采集系统利用4片ADC轮流对同一个模拟输入信号进行采样，分别存入各路对应的64单元的存储器中，其对应各路AD所需的采样信号波形如图所示，脉冲分配电路可用计数器+译码器构成。试根据系统设计参数要求，完成各部分电路的设计，器件任选。
解：转换速度慢，抗干扰能力差。
5．某系统要求模数转换部分的精度为1%，应选多少位的模数转换器？
解：根据分辨率= ，得出 。因此应选7位以上的数模转换器。
八、简答题
1．试用一片74138和与非门设计一个三变量全等电路。
解：写出真值表如下，其中输出F当三变量全等时输出为1：
A
B
C
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实现电路如下：
2．试将一个上升沿触发的T触发器转换下降沿触发的JK触发器。
解：写出两种触发器转换关系表
J
K
T
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1Βιβλιοθήκη Baidu
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可以得出： 就可将T触发器转换为JK触发器。电路图如下：
九、设计题
1．试用一片八选一数据选择器和与非门设计一个组合逻辑电路，用来判断4位二进制数ABCD能否被三整除。
解：低电平驱动能力更大些，因为灌电流远大于拉电流。
3．试说明最小项的特性？
解：每个最小项包含了所有的输入变量，这些变量要么以原变量要么以反变量形式出现，同一输入变量的原变量和反变量不同时出现在同一乘积项中。最小项是输入变量组合中，取值为1只有一种可能的乘积项。
4．试说明由翻转触发器级联构成的异步分频器的缺点？
1.分频电路
2.脉冲分配电路
3.地址发生器电路设计
4.说明每个地址发生器所使用的时钟信号分别是什么？
解：设计三分频占空比为50%的电路如图
脉冲分配电路由4进制计数器和译码器构成，电路如图
地址发生器是设计64进制计数器，电路如图
地址发生器使用的时钟信号分别为CP1，CP2，CP3，CP4。
解：计数器计数状态转换图如下
电路图如下图所示：
十、试分析图所示时序逻辑电路，说明其功能，能否自启动。要求分析步骤完整。
解：写出两个JK触发器的驱动方程
；
输出方程
根据驱动方程和输出方程填写状态转换表：
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解：根据题意写出最小项表达式 。
真值表如下：
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利用真值表降维可以得到：
电路图如下：
2．试用集成计数器74161设计一个余3码计数器。
七、概念题
1．写出(321)十进制的5421BCD码，说明5421BCD码的特点。
解：(321)十进制=(001100100001)5421。5421码是有权码，权值分别为5、4、2、1。显著特点是最高位连续5个0后连续5个1。
2．试说明TTL门电路的高、低电平输出驱动能力哪个更大一些，为什么？
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状态转换图为：
该电路能够自启动，功能为序列101检测。
十一、某系统为了提高采样速率，采用4片模数（全并行AD）转换器构成并行交替式数据采集系统，原理框图如下。系统信号源为30MHz的方波，时钟信号CLK为10MHz（要求占空比为1：1）。并行交替式数据采集系统利用4片ADC轮流对同一个模拟输入信号进行采样，分别存入各路对应的64单元的存储器中，其对应各路AD所需的采样信号波形如图所示，脉冲分配电路可用计数器+译码器构成。试根据系统设计参数要求，完成各部分电路的设计，器件任选。
解：转换速度慢，抗干扰能力差。
5．某系统要求模数转换部分的精度为1%，应选多少位的模数转换器？
解：根据分辨率= ，得出 。因此应选7位以上的数模转换器。
八、简答题
1．试用一片74138和与非门设计一个三变量全等电路。
解：写出真值表如下，其中输出F当三变量全等时输出为1：
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实现电路如下：
2．试将一个上升沿触发的T触发器转换下降沿触发的JK触发器。
解：写出两种触发器转换关系表
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可以得出： 就可将T触发器转换为JK触发器。电路图如下：
九、设计题
1．试用一片八选一数据选择器和与非门设计一个组合逻辑电路，用来判断4位二进制数ABCD能否被三整除。
解：低电平驱动能力更大些，因为灌电流远大于拉电流。
3．试说明最小项的特性？
解：每个最小项包含了所有的输入变量，这些变量要么以原变量要么以反变量形式出现，同一输入变量的原变量和反变量不同时出现在同一乘积项中。最小项是输入变量组合中，取值为1只有一种可能的乘积项。
4．试说明由翻转触发器级联构成的异步分频器的缺点？
1.分频电路
2.脉冲分配电路
3.地址发生器电路设计
4.说明每个地址发生器所使用的时钟信号分别是什么？
解：设计三分频占空比为50%的电路如图
脉冲分配电路由4进制计数器和译码器构成，电路如图
地址发生器是设计64进制计数器，电路如图
地址发生器使用的时钟信号分别为CP1，CP2，CP3，CP4。
解：计数器计数状态转换图如下
电路图如下图所示：
十、试分析图所示时序逻辑电路，说明其功能，能否自启动。要求分析步骤完整。
解：写出两个JK触发器的驱动方程
；
输出方程
根据驱动方程和输出方程填写状态转换表：
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解：根据题意写出最小项表达式 。
真值表如下：
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利用真值表降维可以得到：
电路图如下：
2．试用集成计数器74161设计一个余3码计数器。