数字电子技术课程设计-同步五进制加法计数器-D触发器JK触发器
做一个五进制的加减法计数器
做一个五进制的加减法计数器标准化管理部编码-[99968T-6889628-J68568-1689N]一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法，用JK触发器实现。
第一步：根据要求进行逻辑抽象，得出电路的原始状态图。
取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计数器。
当X=1时，计数器作加“1”运算，设初态为S0。
状态由S做加1运算，状态转为S1，输出为0；状态S1做加1运算，转为状态S2，输出为0；状态S2做加1运算，转为状态S3，输出为0；状态S3做加1运算，转为状态S4，输出为0；当状态S4继续做加1运算时，状态由S4转到S，输出为1。
当X=0时，计数器作减“1”运算。
状态由S做减1运算，此时产生借位，状态转为S 4，输出为1；状态S4做减1运算，转为状态S3，输出为0；状态S3做减1运算，转为状态S2，输出为0；状态S2做减1运算，转为状态S1，输出为0；状态S1做减1运算，状态由S1转为状态S，输出为0。
由此得出状态转换图：第二步：状态编码。
该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。
在状态编码时，依据2n+1<N<2n，当N=5时，n=3，选触发器的个数n=3。
触发器按自然态序变化，采用二进制计数编码。
设S0=000，S1=001，S2=010，S3=011，S4=100。
用JK 触发器构成逻辑电路，JK 触发器的特性方程Q n+1=J Q n + K Q n 。
XQ 3 00 011110（1）Z=X Q n3 + X Q 3n Q 2n Q 1nXQ 3 0111 10(b) Q 3n+1=X Q 2n Q 1n + X Q 3n Q 2n Q 1nQ 2n Q 1nXQ 3n 00 01 11 1000 01 11 102n+1=X Q 3n + X Q 2n Q 1n + X Q 2n Q 1n + X Q 2n 1nQ 2n Q 1n XQ 3n00 01 1110 (4)Q 1n+1=X Q 3n + Q 2n Q 1n + X Q 3n Q 1n 再由JK 触发器特性方程求出各个触发器的驱动方程：J 1= X Q 3n + X Q 3n + Q 2nK 1 = X Q 3nJ 2 = X Q 1n + X Q 3nK 2 = X Q 3n + X Q 1n + X Q 1n J 3 = X Q 2n Q 1n + X Q 2n Q 1n K 3 = X Q 2n Q 1n第四步：画出逻辑电路图：第五步：检测该电路是否有自启动能力：电路有三个无效状态：101,110,111。
JK触发器和加法计数器
触发器清零
查 阅
VCC 5V
演示
J2
GND
Key = J J4
Key = K
GND VCC
J3
Key = C J5
JK触发器的逻辑功能
Q0
1
U1A
2.5 V Q1
14 1J
1Q 12
6
1 1CLK
3
3 1K
~1Q 13
5
2 ~1CLR
2.5 V
2
74LS73D
4
Key = R
归纳
CP ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓
第4单元触发器
JK触发器和加法计数器
✓掌握JK触发器的逻辑功能 ✓了解加法计数器工作原理
计数脉冲顺序 0
Q4 Q3 Q2 Q1
0000
1
0001
2
0010
3
0011
4
0100
5
0 10 1
6
0110
7
0111
8
1000
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
0
1
加圈表示 00 下降沿触发
10
触发器的“0”态
01，11
触发器的“1”态
学生仿真 多少进制计数器？
记下全部状态，画 出状态图
计数脉冲信号 模拟开关
触发器清零
16
0000
认识
计数器的基本原理
计数器(Counter)： 用于计算输入脉冲的个数。
Q=0；1
计数脉冲信号
D触发器电路设计及计数器设计-文档资料
0
1
0
0
5
0
1
0
1
6
0
1
1
0
7
0
1
1
1
8
1
0
0
0
9
1
0
0
1
a
1
0
1
0
b
1
0
1
1
c
1
1
0
0
d
1
1
0
1
e
1
1
1
0
f
1
1
1
1
5V
Vcc QCC Q0 Q1 Q2 Q3 CTr LD 16 15 14 13 12 11 10 98
QCC Q0 Q1 Q2 Q3 E r
CR
74LS161 LD
CP D0 D1 D2 D3 EP
4、注意电路中的元件类型，如电路中有TTL 电路、又有CMOS 电路， 还有分立元件电路，要选择合适的电源，注意电平转换以及带负载 能力等问题。
5、有些故障是由于竞争和冒险造成的，应该尽量避免将组合电路的输 出直接作为触发器的时钟、异步复位和异步置数，或者在使用时进 行同步处理。
广告流水灯布线示范
动态调试与静态调试的区别在于时钟脉冲改由连续时钟脉 冲信号源提供，输出可由示波器观测也可采用逻辑分析仪进行 观测。用示波器进行动态调试的一般步骤如下：
1、把时序脉冲发生器输出的连续周期性脉冲信号接到时序逻 辑电路的时钟输入端，同时将电路中的特定节点接到系统 的显示部分作辅助检测电路。
时序电路调试技巧—动态调试
法。常用的调试步骤如下：
1、把经过消抖处理的手
动单次脉冲发生器输
利用D触发器构成计数器-d触发器 计数器
数字电路实验设计：D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。
触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。
如果把n个触发器串起来，就可以表示n位二进制数。
对于十进制计数器，它的10 个数码要求有10 个状态，要用4位二进制数来构成。
下图是由D触发器组成的4位异步二进制加法计数器。
三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。
五、验证：接通电源on，默认输出原始状态0000每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111。
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
新《数字电子技术》课程标准
《数字电子技术》课程标准一、概述（一）课程性质本课程是五年制高职应用电子专业的专业主干项目课程。
通过本课程的学习，使学生掌握数字电路的相关理论，使学生具备高职应用型人才所必须的常用数字集成电路的应用能力，掌握常见仪器、仪表的使用，熟悉简单电子产品的一般设计过程，数字集成电路制作与调试，培养学生独立分析问题和解决问题的能力，训练学生的创新能力。
本课程是《模拟电子设计与制作》的后续课程。
是《单片机原理及应用》、《PLC及其应用技术》、《集成电路应用技术》等课程的前修基础课程。
（二）课程基本理念本课程标准的基本理念：用项目课程，突出专业课程的实践性、针对性和实用性，努力实现课程功能取向与人才培养目标取向一致性。
以强化应用为重点，以就业为导向，以能力为本位，加强实践性教学环节，注重学生综合职业素质的提高。
紧紧围绕完成工作任务的需要来选择课程内容，改变传统的学科体系中理论的“难、繁、旧、偏”等状况，增加与就业岗位直接相关的新知识、新技术和新工艺。
以“工作项目”为主线，变学科体系本位为职业能力本位，变书本知识的传授为技能的训练，结合职业资格鉴定，培养学生的实践动手能力。
实现专业课程内容与职业岗位（群）、工作任务和工作过程相一致，实现专业教育与职业资格证书相融合。
（三）课程设计思路1、按照“以能力为本位，以职业实践为主线，以项目课程为主体的模块化专业课程体系”的总体设计要求，该门课程以形成具有灵活应用常用数字集成电路实现逻辑功能的能力为基本目标，彻底打破学科课程的设计思路，紧紧围绕工作任务完成的需要来选择和组织课程内容，突出工作任务与知识的联系，让学生在职业实践活动的基础上掌握知识，增强课程内容与职业岗位能力要求的相关性，提高学生的就业能力。
2、学习项目选取的基本依据是该门课程涉及的工作领域和工作任务范围，但在具体设计过程中，还根据三人表决器或裁判器、抢答器和数字钟等典型产品为载体，使工作任务具体化，产生了具体的学习项目。
利用D触发器构成计数器-d触发器 计数器
数字电路实验设计：D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。
触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。
如果把n个触发器串起来，就可以表示n位二进制数。
对于十进制计数器，它的10 个数码要求有10 个状态，要用4位二进制数来构成。
下图是由D触发器组成的4位异步二进制加法计数器。
三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。
五、验证：接通电源on，默认输出原始状态0000每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111。
数字电子技术实验五触发器及其应用（学生实验报告）
数字电⼦技术实验五触发器及其应⽤（学⽣实验报告）实验三触发器及其应⽤1．实验⽬的(1) 掌握基本RS、JK、D和T触发器的逻辑功能(2) 掌握集成触发器的逻辑功能及使⽤⽅法(3) 熟悉触发器之间相互转换的⽅法2．实验设备与器件(1) ＋5V直流电源(2) 双踪⽰波器(3) 连续脉冲源(4) 单次脉冲源(5) 逻辑电平开关(6) 逻辑电平显⽰器(7) 74LS112（或CC4027）；74LS00（或CC4011）；74LS74（或CC4013）3．实验原理触发器具有 2 个稳定状态，⽤以表⽰逻辑状态“1”和“0”，在⼀定的外界信号作⽤下，可以从⼀个稳定状态翻转到另⼀个稳定状态，它是⼀个具有记忆功能的⼆进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
(1) 基本RS触发器图4-5-1为由两个与⾮门交叉耦合构成的基本RS触发器，它是⽆时钟控制低电平直接触发的触发器。
基本RS触发器具有置0 、置1 和保持三种功能。
通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S=R=1时状态保持；S＝R＝0时，触发器状态不定，应避免此种情况发⽣，表4-5-1为基本RS触发器的功能表。
基本RS触发器。
也可以⽤两个“或⾮门”组成，此时为⾼电平电平触发有效。
图4-5-1 基本RS触发器(2) JK触发器在输⼊信号为双端的情况下，JK触发器是功能完善、使⽤灵活和通⽤性较强的⼀种触发器。
本实验采⽤74LS112双JK触发器，是下降边沿触发的边沿触发器。
引脚功能及逻辑符号如图4-5-2所⽰。
JK触发器的状态⽅程为Q n+1＝J Q n＋K Q nJ和K是数据输⼊端，是触发器状态更新的依据，若J、K有两个或两个以上输⼊端时，组成“与”的关系。
Q与Q为两个互补输出端。
通常把 Q＝0、Q＝1的状态定为触发器0 状态；⽽把Q＝1，Q＝0定为 1 状态。
图4-5-2 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表4-5-2注：×— 任意态↓— ⾼到低电平跳变↑— 低到⾼电平跳变Q n （Q n ）— 现态 Q n+1（Q n+1）— 次态φ— 不定态JK 触发器常被⽤作缓冲存储器，移位寄存器和计数器。
jk触发器组成的同步五进制计数器
jk触发器组成的同步五进制计数器同步计数器是现代电子器件中常用的一种数字电路。
在同步计数器中，计数器每一次增加1时，输出数值会按照特定的计数规律进行变化。
其中，JK触发器是同步计数器中常用的一个组成部分。
多个JK触发器可以组合成一个同步计数器，将其用于数字电路的设计中，可以实现同步计数功能的实现。
下面将详细介绍一下JK触发器的组成和同步五进制计数器的实现方法。
JK触发器的组成JK触发器由逻辑门电路和存储器电路组成。
逻辑门电路中包含两个输入引脚J 和K。
存储器电路中包含一个输出引脚Q和一个反输出引脚Q'。
当输入脚J=1，K=0时，JK触发器进入SET状态，Q=1，Q'=0。
当输入脚J=0，K=1时，JK触发器进入RESET状态，Q=0，Q'=1。
当输入脚J=K=1时，JK 触发器进入保持状态，Q不发生变化。
同步五进制计数器的实现方法同步五进制计数器由五个JK触发器组成，将它们级联起来，以实现五进制计数器的功能。
每个JK触发器的CLK输入都连接到时钟信号源，且每个JK触发器的J、K输入信号均相互不同。
这样，在计数器每一次完成一个完整计数周期后，输出信号会按照特定的规律变化。
具体来说，同步五进制计数器的计数规律如下：00001、00010、00100、01000、10000、00001……其中，五进制数码对应的二进制数码分别为00001、00010、00100、01000、10000。
每一次计数器完成一个完整的计数周期之后，输出信号的值会按照上述规律依次变化。
总结JK触发器在数字电路中的应用非常广泛，尤其是在同步计数器的设计中，其作用尤为重要。
通过组合多个JK触发器，可以实现数字电路中的计数功能，从而实现复杂电子设备的数字控制。
同步五进制计数器是一种常见的计数器类型，其实现方法相对简单，易于在数字电路中应用。
11电子技术(JK触发器计数器)PPT课件
K
D
J Q Q3
CP
Q2
1K
Q3 主从型J-K触发器
J=0、K=1时，CP Q=0 J=1、K=0时，CP Q=1
13
20. 3计数器
20.3.1 二进制计数器 二进制数: 用0和1两个数字表示, 加1计数,逢2进1
0000 +) 1
0001 +) 1
001 0
第0位的1相当于十进制的1 第1位的1相当于十进制的2
(4) Q3的翻转: Q2Q1Q0=111时,再来一个CP,Q3翻转一23次
同步二进制加法计数器设计 用维—阻型J-K触发器
Q3 & Q2Q1Q0 Q2
Q1 Q1Q0 &
Q0
R
S
JK
R
S
JK
R
S
JK
R
S
JK
CP
JR,K=(Q2•Q1•Q0) J,K=(Q1•Q0) J,K=Q0
JK=11
CP Q3 Q2 Q1 Q0 91001 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 16 0 0 0 0
要求: 每来一个CP,计数器加171
1. 异步二进制加法计数器
用触发器组成计数器
例: 用维—阻型J-K触发器组成异步二进制加法计数器
在CP下降沿时,根据接收 到的J、K信息，Q变化
JK 00 01
Qn+1 Qn 0
10 1
1 1 Qn
9
主从型J－K触发器工作波形图举例
J K Qn+1CP Nhomakorabea0 0 Qn
习题答案(数电)
西安工程大学
数字电子技术基础
Q 23. 已知 D 触发器各输入端的波形如图所示，试画出 Q 、 触发器各输入端的波形如图所示， 端的波形。 端的波形。
答案： 答案：
西示为边沿 触发器构成的电路图，设触发器的初状态 如图所示为边沿D触发器构成的电路图 触发器构成的电路图， Q1Q0=00，确定 0 及Q1在时钟脉冲作用下的波形。 在时钟脉冲作用下的波形。 ，确定Q 答案： 答案： 因为 D0 = Q1
17. 试用 试用74161构成九进制计数器。（可采用异步清零法或 构成九进制计数器。（ 构成九进制计数器。（可采用异步清零法或 同步预置数法） 同步预置数法） 异步清零法 同步预置数法
答案： 答案：
西安工程大学
数字电子技术基础 17.由或非门组成的触发器和输入端信号如图所示，设触发器 由或非门组成的触发器和输入端信号如图所示， 由或非门组成的触发器和输入端信号如图所示 的初始状态为1，画出输出端Q的波形 的波形。 的初始状态为 ，画出输出端 的波形。 答案： 答案：
西安工程大学
数字电子技术基础 列状态转换表 画状态转换图和时序波形图
由状态图可以看出， 由状态图可以看出， 当输入X 当输入 ＝0时，状态变化为： 00→01→10→11→00→… 时 状态变化为： 当X＝1时，状态变化为： 00→11→10→01→00→… ＝ 时 状态变化为： 可见，该电路既具有递增计数功能，又具有递减计数功能， 可见，该电路既具有递增计数功能，又具有递减计数功能， 是一个2位二进制同步可逆计数器 位二进制同步可逆计数器。 是一个 位二进制同步可逆计数器。 西安工程大学
数字电子技术基础 令A2=E A1=F A0=G 则
′ ′ Y0′ ~ Y7′ → m0 ~ m7
数字电子技术课程设计-同步五进制加法计数器-D触发器JK触发器
长沙学院课程设计说明书题目同步五进制加法计数器系(部) 电子与通信工程专业(班级) 电气工程及其自动化姓名黄明发学号***********指导教师瞿瞾起止日期 5.21-5.25数字电子技术课程设计任务书(5)系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌长沙学院课程设计鉴定表目录课程设计的目的 (4)课程设计内容及要求 (4)课程设计原理 (4)课程设计方案步骤 (4)建立状态图 (5)建立状态表 (5)状态图化简、分配，建立卡诺图 (5)确定状态方程以及激励方程 (5)绘制逻辑图，检查自启动能力 (6)绘制逻辑电路图并仿真 (6)观察时序电路逻辑分析仪，调节频率 (6)课程设计的思考与疑问 (7)课程设计总结 (8)参考文献 (8)其主要目的是通过本课程，培养、启发学生的创造性思维，进一步理解数字系统的概念，掌握小型数字系统的设计方法，掌握小型数字系统的组装和调试技术，掌握查阅有关资料的技能。
课程设计内容及要求设计一个小型数字电子系统——同步五进制加法计数器电路。
试用触发器设计一个同步五进制加法计数器。
应检查是否具有自启动能力。
设置一个复位按钮和一个启动按钮。
采用数码管显示计数器的数值。
课程设计原理计数器对时钟脉冲进行计数，每来一次上升沿时钟脉冲，计数器状态改变一次，每五个时钟脉冲完成一个计数周期。
原理图如A-1示，信号源同时接入三个D 触发器（74LS74N ）的，开关键1J 作为启动按钮和暂停按钮，开关键3J 则作为复位键，即数据清零按钮。
各驱动点210D D D 由三个D 触发器输出端Q 的组合驱动。
nnQ Q 10驱动触发器D0，nnQ Q 10 驱动触发器D1，01Q Q 则驱动触发器D2。
三个触发器的输出端都连接到数码管的接口上，信号源截一开关启动，PR 端接一双键开关用来复位清零。
同步五进制加法计数器图A-1建立状态表无进制计数器共有5个状态，需要3个触发器构成，按照状态图，写出加法计数器的状态表，如图加法计数器状态表A-3状态图化简、分配，建立卡诺图D2的卡诺图B-3确定状态方程以及激励方程nn Q Q D 100==1+n Q …………………………①)(101nnQ Q D ⊕==11+n Q ……………………②nn Q Q D 012==12+n Q …………………………③绘制逻辑图，检查自启动能力三个触发器有823=种情况，那么检验5、6、7是否能进入自启动的循环状态图中，将5、6、7的BCD 码带入激励方程中，看能否进入循环圈内，分析如下：5——101 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 6——110 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 7——111代入方程Q0=0Q1=0Q2=1那么上升沿脉冲后为 100由此可知，此计数器具有自启动功能，所以可以绘制逻辑电路图了；若是，代入激励方程后，不能进入循环状态图中，那么就得改变卡诺图中，取任意状态的5、6、7的状态值，重新书写激励方程，知道能够自启动为止。
利用D触发器构成计数器-d触发器 计数器
数字电路实验设计：D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。
触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。
如果把n个触发器串起来，就可以表示n位二进制数。
对于十进制计数器，它的10 个数码要求有10 个状态，要用4位二进制数来构成。
下图是由D触发器组成的4位异步二进制加法计数器。
三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。
五、验证：接通电源on，默认输出原始状态0000每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111。
数字电子技术教案
【例1】设计A具有否决权的三人多数表决电路
（先一起讨论真值表；学生各自完成逻辑图。找出典型电路画在黑板上，讨论优劣及工程实际意义。)
2。多端输出组合逻辑电路的设计
【例2】试设计“故障指示电路”
（要求独立最简）
【归纳总结】
【布置作业】
教学方式方法
讲授法、讨论研究式、问题教学法、实例教学法
【归纳总结】
【布置作业】
教学方式方法
讲授法、讨论法、问题教学法、实例教学法
教学手段及用具
多媒体;电子课程设计实验箱,芯片
作业
作业：习题6；预习P100
教学参考书
杨志忠《数字电子技术》；阎石《数字电子技术基础》
《数字电子技术》教案
课题名称
模块三 3。2时序逻辑电路的分析
授课地点
教室
教学目标
理解时序逻辑电路的分析方法；两类电路比较
教学手段及用具
多媒体；
作业
作业：P49—习题20；预习P122
教学参考书
杨志忠《数字电子技术》；阎石《数字电子技术基础》
《数字电子技术》教案
课题名称
模块四 数字逻辑电路的设计 4。2同步时序逻辑电路的设计
授课地点
教室
教学目标
了解时序逻辑电路的设计步骤
教学参考书
杨志忠《数字电子技术》；阎石《数字电子技术基础》
《数字电子技术》教案
课题名称
模块二2.3集成触发器及其应用
授课地点
教室
教学目标
①掌握触发器的符号及功能.
②理解触发器的应用.
教学
重点
边沿触发器
难点
触发器的应用
教学基本内容与教学设计
做一个五进制的加减法计数器
一、做一个五进制的加减法计数器,输入控制端为1时,做加法,为0时,做减法,用JK触发器实现;第一步：根据要求进行逻辑抽象,得出电路的原始状态图;取输入数据变量为X,检测的输出变量为Z,该电路的功能是五进制计数器;当X=1时,计数器作加“1”运算,设初态为S0;状态由S做加1运算,状态转为S1,输出为0；状态S1做加1运算,转为状态S2,输出为0；状态S2做加1运算,转为状态S3,输出为0；状态S3做加1运算,转为状态S4,输出为0；当状态S4继续做加1运算时,状态由S4转到S,输出为1;当X=0时,计数器作减“1”运算;状态由S0做减1运算,此时产生借位,状态转为S4,输出为1；状态S4做减1运算,转为状态S3,输出为0；状态S3做减1运算,转为状态S2,输出为0；状态S2做减1运算,转为状态S1,输出为0；状态S1做减1运算,状态由S1转为状态S,输出为0;由此得出状态转换图：第二步：状态编码;该电路是五进制计数器,有五种不同的状态,分别用S0、S1、S2、S3、S4表示五种状态,这五种状态不能作状态化简;在状态编码时,依据2n+1<N<2n,当N=5时,n=3,选触发器的个数n=3;触发器按自然态序变化,采用二进制计数编码;设S 0=000,S1=001,S2=010,S3=011,S4=100;用JK 触发器构成逻辑电路,JK 触发器的特性方程Q n+1=J Q n + K Q n ;XQ 3Z=X Q n 3 + X Q 3n Q 2n Q 1nXQ 3 00 01 1110b Q 3n+1=X Q 2n Q 1n + X Q 3n Q 2n Q 1nQ 2n Q 1nXQ 3n 00 01 11 1000 01 11102n+1=X Q 3n+ X Q 2nQ 1n+ X Q 2nQ 1n+ X Q 2nQ 1nXQ 3n00 0111104 Q 1n+1=X Q 3n+ Q 2nQ 1n+ X Q 3nQ 1n再由JK 触发器特性方程求出各个触发器的驱动方程：J 1 = X Q 3n + X Q 3n + Q 2n K 1 = X Q 3nJ 2 = X Q 1n + X Q 3nK 2 = X Q 3n + X Q 1n + X Q 1nJ 3 = X Q 2n Q 1n + X Q 2n Q 1n K 3 = X Q 2n Q 1n第四步：画出逻辑电路图：第五步：检测该电路是否有自启动能力：电路有三个无效状态：101,110,111;当电路进入任何一个无效状态后,当来一个脉冲,即有：Q 3n+1=0,Q 2n+1=1,Q 1n+1=1,电路进入到状态S 3=011,输出Z=0,由此可知该电路具有自启动能力;。
数字电子技术第五章习题答案
第五章同步时序电路习题答案： 5.1 解：n n Q X D Q ⊕==+1 n XQ Z =5.2 解：n XQ J 01= X K =1 X J =0 n XQ K 10=n n n n n n XQ XQ XQ Q XQQ 1011011+=+=+ n n n n n n XQ Q X Q XQ Q X Q 1001010+=+=+ n n Q XQ Z 10=5.3 解：n n n Q Q D Q 02010==+n n n n n n n Q Q Q Q Q Q D Q 010101111⊕=+==+ n n n n Q Q Q D Q 012212==+1/1 0/1 X 011 0/1 1/1 1/1 0/0n Q+n n Q Z初态为“1”nn Q Q 01X/ZX1+n Q 0+n Q ZX1+n Q 0+n Q Z “1”Q 212+n Q逻辑功能：可自启动的同步五进制加法计数器。
5.45.55.6 解：（1）当X 1X 2=“00”；初始状态为“00”时：112=+n Q 121==n Q J 1111==X J Kn n Q Q 111=+逻辑功能：电路实现2分频。
（2）当X 1X 2=“01”；初始状态为“00”时：n Q J 21= 1111==X J K n n n Q Q Q 1211=+n Q J 12= 1112==X Q K n n n n Q Q Q 1212=+ 逻辑功能： 电路实现3分频。
（3）当X 1X 2=“11”；初始状态为“00”时： n Q J 21= n Q X J K 2111==n n n n n n Q Q Q Q Q Q 2121211=+=+ n Q J 12= n n Q X Q K 1112== n n n n n n Q Q Q Q Q Q 1212112=+=+ 逻辑功能： 电路实现4分频。
Y 3 Y 2 Y 1 Y 0n n n Q Q Q J 1234= n Q K 14= n n Q Q J 143= n n Q Q K 123= n n n Q Q Q J 1342= n Q K 12= 111==K Jn n n n n n n Q Q Q Q Q Q Q 14123414+=+ n n n n n n n Q Q Q Q Q Q Q 31213413)(++=+ n n n n n n n Q Q Q Q Q Q Q 12123412)(++=+ 14+n QCP13+n Q 12+n Q 11+n QZn n Q Q 111=+n n n n Q Q Q Q Z 1234= 时序图：11+n Q12+n Q 11+n Q11+n Q12+n Q5.7 （1）（2）Q D 端输出是12分频，占空比是50%。
设计一个同步5进制加法计数器
设计一个同步5进制加法计数器.
解：本题是同步计数器的设计，分析步 骤如下：
S0
S1
S2
(1）根据设计要求，设定状态，画出状态
转换图。该状态图不须化简。
S4
S3
（2）状态分配，列状态转换编码表。
（3）选择触发器。选用JK触发器。 （4）求各触发器的驱动方程和进位输出方程。
列出JK触发器的驱动表，画出电路的次态卡诺图。
模块3 用JK触发器实现计数器功能
任务： 1. 设计一个同步5进制加法计数器 2. 设计一个同步5进制减法计数器
时序逻辑电路设计的步骤
（1）根据设计要求，设定状态，画出状态转换图。该状 态图不须化简
（2）状态分配，列状态转换编码表。 （3）选择触发器 （4）求各触发器的驱动方程和进位输出方程。 （5）将各驱动方程与输出方程归纳，画出逻辑图 （6）检查电路能否自启动并说明其逻辑功能。
/1 /1
001 /0 010
/1
/0
100
/0 011
可见，如果电路进入无效状态101、110、111时，
在CP脉冲作用下，分别进入有效状态010、010、
000。所以电路能够自启动。
设计一个同步5进制减法计数器
（1）根据设计要求，设定状态，画出状态转换图。该状 态图不须化简
（2）状态分配，列状态转换编码表。 （3）选择触发器 （4）求各触发器的驱动方程和进位输出方程。 （5）将各驱动方程与输出方程归纳，画出逻辑图 （6）检查电路能否自启动并说明其逻辑功能。
Q2n
Q1nQn000 0×
01 ×
11 1
10 0
1× × × ×
K1 = Qn0
[数字电子技术基础期末考试题]数字电子技术基础第五版课后答案
![[数字电子技术基础期末考试题]数字电子技术基础第五版课后答案](https://img.taocdn.com/s3/m/1e560b70793e0912a21614791711cc7931b778c2.png)
[数字电子技术基础期末考试题]数字电子技术基础第五版课后答案一、单项选择题(每小题1分，共10分)1、以下描述一个逻辑函数的方法中，()只能唯一表示。
A。
表达式B。
逻辑图C。
真值表D。
波形图2、在不影响逻辑功能的情况下，CMOS与非门的多余输入端可()。
A。
接高电平B。
接低电平C。
悬空D。
通过电阻接地3、一个八位二进制减法计数器，初始状态为00000000，问经过268个输入脉冲后，此计数器的状态为()。
A。
11001111B。
11110100C。
11110010D。
111100114、若要将一异或非门当作反相器(非门)使用，则输入端A、B端的连接方式是()。
A。
A或B中有一个接“1”B。
A或B中有一个接“0”C。
A和B并联使用D。
不能实现5、在时序电路的状态转换表中，若状态数N=3，则状态变量数最少为()。
A。
16B。
4C。
8D。
26、下列几种TTL电路中，输出端可实现线与功能的门电路是()。
A。
或非门B。
与非门C。
异或门D。
OC门7、下列几种A、D转换器中，转换速度最快的是()。
A。
并行A、D转换器B。
计数型A、D转换器C。
逐次渐进型A、D转换器D。
双积分A、D转换器8、存储容量为8K8位的ROM存储器，其地址线为()条。
A。
8B。
12C。
13D。
149、4个触发器构成的8421BCD码计数器，共有()个无效状态。
A。
6B。
8C。
10D。
1210、以下哪一条不是消除竟争冒险的措施()。
A。
接入滤波电路B。
利用触发器C。
加入选通脉冲D。
修改逻辑设计二、填空题(每空1分，共20分)1、时序逻辑电路一般由（）和()两分组成。
2、多谐振荡器是一种波形产生电路，它没有稳态，只有两个3、数字电路中的三极管一般工作于________区和________区。
4、四个逻辑变量的最小项最多有________个，任意两个最小项之积为________。
5、555定时器是一种用途很广泛的电路，除了能组成________触发器、________触发器和________三个基本单元电路以外，还可以接成各种实用电路。
《数字电子技术》教学大纲
《数字电子技术》教学大纲一、课程的性质与任务课程性质：本课程是电子信息工程、通信工程专业本科学生的学科基础必修课。
课程任务：《数字电子技术》课程是电子信息工程、通信工程专业必修的一门学科基础课，该课程的教学目的是使学生熟悉数字电路的基础理论知识，理解基本数字逻辑电路的工作原理，掌握数字逻辑电路的基本分析和设计方法，具有应用数字逻辑电路初步解决数字逻辑问题的能力，为以后学习微机原理、单片机原理等后续课程的学习以及从事数字电子技术领域的工作打下扎实的基础。
二、课程的基本内容及要求（一）逻辑代数基础知识1．课程教学内容（1）概述（包含数制，补充码制）（2）逻辑代数的基本概念、公式和定理（3）逻辑涵数的公式化简法（4）逻辑函数的表示方法及其相互转换2．课程重点难点重点: 数制与码制的表示方法；三种基本逻辑运算和几种导出逻辑运算；真值表、逻辑式、逻辑图之间的相互转换；基本公式和基本定律；三个重要规则；常见的逻辑式；用并项法、吸收法、消去法、配项法对逻辑函数进行化简；用卡诺图表示逻辑函数；用卡诺图化简逻辑函数；难点:二、八、十六进制的转换；将真值表转换为逻辑式。
吸收律和摩根定律；代入规则；运用代数化简法对逻辑函数进行化简。
用卡诺图化简逻辑函数以及具有无关项的逻辑函数的化简。
3．课程教学要求（1）掌握二、八、十、十六进制的表示方法及相互转换；（2）熟练掌握基本逻辑运算和几种常用复合导出逻辑运算；（3）熟练运用真值表、逻辑式、逻辑图来表示逻辑函数。
（4）理解并掌握逻辑代数的基本公式、基本定律和三个重要规则。
（5）掌握代数化简的几种基本方法并能熟练运用。
（6）熟练运用卡诺图化简逻辑函数。
（二）门电路1．课程教学内容（1）二极管、三极管和MOS管的开关特性；（2）分立元件门电路。
（3）CMOS集成门电路。
（4）TTL集成门电路。
2．课程重点难点重点:二、三极管的开关特性和开关等效电路。
TTL集成逻辑门电路的结构、工作原理和外部特性。
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长沙学院课程设计说明书
题目同步五进制加法计数器
系(部) 电子与通信工程
专业(班级) 电气工程及其自动化
姓名黄明发
学号***********
指导教师瞿瞾
起止日期 5.21-5.25
数字电子技术课程设计任务书(5)
系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌
长沙学院课程设计鉴定表
目录
课程设计的目的 (4)
课程设计内容及要求 (4)
课程设计原理 (4)
课程设计方案步骤 (4)
建立状态图 (5)
建立状态表 (5)
状态图化简、分配，建立卡诺图 (5)
确定状态方程以及激励方程 (5)
绘制逻辑图，检查自启动能力 (6)
绘制逻辑电路图并仿真 (6)
观察时序电路逻辑分析仪，调节频率 (6)
课程设计的思考与疑问 (7)
课程设计总结 (8)
参考文献 (8)
其主要目的是通过本课程，培养、启发学生的创造性思维，进一步理解数字系统的概念，掌握小型数字系统的设计方法，掌握小型数字系统的组装和调试技术，掌握查阅有关资料的技能。
课程设计内容及要求
设计一个小型数字电子系统——同步五进制加法计数器电路。
试用触发器设计一个同步五进制加法计数器。
应检查是否具有自启动能力。
设置一个复位按钮和一个启动按钮。
采用数码管显示计数器的数值。
课程设计原理
计数器对时钟脉冲进行计数，每来一次上升沿时钟脉冲，计数器状态改变一次，每五个时钟脉冲完成一个计数周期。
原理图如A-1示，信号源同时接入三个D 触发器（74LS74N ）的，开关键1J 作为启动按钮和暂停按钮，开关键
3
J 则作为复位键，即数据清零按钮。
各驱动点
2
10D D D 由三个D 触发器输出端Q 的
组合驱动。
n
n
Q Q 10驱动触发器D0，n
n
Q Q 10 驱动触发器D1，01Q Q 则驱动触发器D2。
三个触发器的输
出端都连接到数码管的接口上，信号源截一开关启动，PR 端接一双键开关用来复位清零。
同步五进制加法计数器
图A-1
建立状态表
无进制计数器共有5个状态，需要3个触发器构成，按照状态图，写出加法计数器的状态表，如图
加法计数器状态表A-3
状态图化简、分配，建立卡诺图
D2的卡诺图B-3
确定状态方程以及激励方程
n
n Q Q D 100==1
+n Q …………………………①
)(101n
n
Q Q D ⊕==11+n Q ……………………②
n
n Q Q D 012==12+n Q …………………………③
绘制逻辑图，检查自启动能力
三个触发器有823
=种情况，那么检验5、6、7是否能进入自启动的循环状态图中，将5、6、7的BCD 码带入激励方程中，看能否进入循环圈内，分析如下：
5——101 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 6——110 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 7——111
代入方程
Q0=0
Q1=0
Q2=1
那么上升沿脉冲后为 100
由此可知，此计数器具有自启动功能，所以可以绘制逻辑电路图了；若是，代入激励方程后，不能进入循环状态图中，那么就得改变卡诺图中，取任意状态的5、6、7的状态值，重新书写激励方程，知道能够自启动为止。
绘制逻辑电路图并仿真
检查方案有自启动功能后，根据卡诺图绘制逻辑电路图，如图A-1示，依照逻辑电路图，连接仿真电路，连接好后，进行仿真，看能不能达到效果，若是能实现从0~4的循环有序递增的话，那么就算成功的完成了课程设计方案。
否则，一切玩完，“game over ”了，检查是否某个地方连接错误，或者是方案有问题，如果是，就得重新制定方案了。
仿真效果图如图A-4
逻辑电路仿真图A-4
观察时序电路逻辑分析仪，调节频率
分析时序图与计数器的逻辑关系如图A-5，观察图表中的数据，是否与逻辑分析仪显示数据一致，可适当根据需要，调节时钟频率，然后记录好数据，进行整理分析，以便后面总结。
计数器逻辑分析图A-5
课程设计的思考与疑问
用其他触发器（D触发器除外）制作五进制加法计数器又会是怎么样的呢，后来我用了JK触发器还有RS 触发器，因为T触发器T ' 触发器与D触发器基本上差不多，所以就没有在设计了。
与此之外，我还在想我们此次做的事加1加法计数器，那么加2直到加n，又会是怎么的呢？我做的是五进制的，那么2~24进制的怎么做呢，甚至更高呢？
我做的是同步计数器，那么异步的又如何呢？
最后一个疑问就是如何实现既可变加数，又可变进制呢？单一变加数、单一变加数、两者皆变？
经过一番思考，我解决了部分问题，还有部分问题，用触发器从逻辑上来说，不符合经济要求，应该采用芯片，至少我是这样认为的。
下面我简要说说我用JK触发器设计的五进制计数器，原理图如图A-6，和用D触发器设计的六进制触发器，原理图如图A-7。
JK触发器五进制图A-6 D触发器六进制图A-7
课程设计总结
我觉得这次课程设计还很成功，不像去年的课程设计，是经过老师的知道才弄出来，今年完全是我自己去查找资料，学习需要的东西，然后自主设计的。
我是做同步加法计数器的，我查找了很多资料，后来知道怎么设计，明确了设计思路，知道我需要什么。
我绘制状态图、表，列出激励方程，逻辑电路图就出来了。
开始是没有成功，数字没有按预定的设计出来，顺序乱了。
我知道这是激励方程有问题，后来我检查出问题，改正后，一切问题迎刃而解。
这只是课程设计的第二天，我就完成了。
但是我在想，我只是实现加一的计数器，那么加二、加三……又怎么做呢，我思考了这个问题，结合加一计数器的设计，后来我明白了。
只要在加一时改为加二就可以变成加二计数器，甚至加三都没问题。
明确思路以后，我自己设计了1-3-5-7-9、0-3-6-9算是把加一到加n的的计数器明白了。
可变加数的计数器算是明白了，那么异步计数器又怎么弄呢，后来看看异步时序电路的设计思路，只要把触发器的输出端作为下一个触发器的输入端，那么就能实现异步了哦。
这个问题解决以后，我想我这只是单一的计某一个数的计数器，那么可切换加数的计数器怎么弄呢。
我仔细深思了这个问题，后来我只做出了加一和加二的切换，元器件还算是用的少，一旦我再加一个，也就是可切换三个，元器件就得需要多一点了，依这么下去，我若可切换更多的话，岂不是需要很多元器件，就算设计出来了也费了很多时间，而且成本很高，不划算。
后来我查找资料，可切换加数的的芯片很多，只要搞几个芯片来，组合一下就可以做出很多切换加数的计数器了。
这个问题弄清楚了，那么可变进制的的计数器呢，我只是做出来二与五进制的切换，与上面一样，只是尝试一下自己的想法，看看结果会是怎么样的，也证实了我的猜想，应该需要很多触发器才可以做成切换多进制的的计数器。
当然这个是需要芯片来完成更好，实惠实用没那么复杂，不然市场上的芯片商就得关门大吉了。
嘿嘿，这次我帮助同学设计计数器的其他进制计数器，很顺利啊，我去了解了时钟的设计，同学把思路给我说了一遍，并给我讲解了好几遍，我基本上是弄明白了电子时钟的设计。
感谢瞿瞾老师的耐心讲解，同时也很感谢他为解决我用JK触发器设计六进制是遇到问题，再就是也感谢刘亮老师、张明华老师的指导，这次课程设计对我来说受益匪浅。
参考文献
①杨拴科主编. 模拟电子技术基础. 北京：高等教育出版社，2003
②杨拴科主编. 模拟电子技术基础学习指导与解题指南. 北京：高等教育出版社，2004
③蔡惟铮主编，王立欣副主编. 基础电子技术. 北京：高等教育出版社，2004
④康华光主编，陈大钦副主编. 电子技术基础(模拟部分). 第5版. 北京：高等教育出版社，2006。