VHDL试卷
VHDL试题
VHDL试题⼀. 选择填空(每题4分，共40分)1..MAX7000结构中包含五个主要部分，即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块。
2．EDA的设计输⼊主要包括（原理图输⼊）、状态图输⼊、波形图输⼊和HDL ⽂本输⼊。
3. 当前最流⾏的并成为IEEE标准的硬件描述语⾔包括具VHDL 和 Verilog 。
4. 常⽤EDA⼯具⼤致可分为设计输⼊编辑器、HDL综合器、仿真器、适配器和下载器 5个模块。
5. CPLD结构特点为以乘积项结构⽅式构成逻辑⾏为；FPGA结构特点为以查表法结构⽅式构成逻辑⾏为。
7. VHDL中最常⽤的库是 IEEE 标准库，最常⽤的程序包是 STD-LOGIC-1164 程序包。
常⽤的四种库是IEEE库、STD库、WORK库及VITAL库。
IEEE库是VHDL设计中最常⽤的库，它包含有IEEE标准的程序包和其他⼀些⽀持⼯业标准的程序包。
8. VHDL程序的基本结构9. 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL⽂本输⼊→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。
10. 源⽂件保存时，建议⽂件名尽可能与该程序的实体名保持⼀致。
11. 资源优化可以分为资源共享，逻辑优化、串⾏化。
速度优化分为流⽔线设计,寄存器配平和关键路径法。
12. 三类数据对象：变量、常量和信号。
13. 在VHDL中有逻辑操作符、关系操作符、算术操作符和符号操作符四类操作符，如果逻辑操作符左边和右边值的类型为数组，则这两个数组的尺⼨，即位宽要相等。
在⼀个表达式中有两个以上的算符时，需要使⽤括号将这些运算分组。
如果⼀串运算中的算符相同，且是AND、OR、XOR这三个算符中的⼀种，则不需要使⽤括号。
14. 时序电路产⽣的条件：利⽤不完整的条件语句的描述。
15. 结构体中的可综合的并⾏语句主要有七种：并⾏信号赋值、进程、块语句、条件信号语句、元件例化语句、⽣成语句和并⾏过程调⽤语句。
EDA技术与VHDL期末考试试卷
一、单项选择题：（20分）1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
DA .瘦IP B.固IP C.胖IP D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
DA. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4．进程中的信号赋值语句，其信号更新是___C____。
A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。
5． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
BA. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可实现________。
AA. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。
B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥8．下列标识符中，__________是不合法的标识符。
VHDL试卷6套
番茄花园一、 填空题（ 分 每空格 分）、一个完整的 语言程序通常包含 实体（ ） ， 构造体（ ）， 配置（ ）， 包集合（ ）和 库（ ） 各部分。
、在一个实体的端口方向说明时，输入使用 表示，那么构造体内部不能再使用的输出是用 表示；双向端口是用 表示；构造体内部可再次使用的输出是用 表示；、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。
语言可以有以下 种形式的子结构描述语句： 语句结构； 语句结构和 结构。
、 的客体，或称数据对象包括了常数、 变量 和 信号 。
、请列出三个 语言的数据类型，如实数、位等。
位矢量 ， 字符 ， 布尔量 。
、设 为 为 为 为 的运算结果是“ ， 的运算结果是“ 。
、构造体的描述方式包括三种，分别是 寄存器传输（ ）描述方法或称数据流 ； 构造体的结构描述方式 和 构造体的行为描述方式 。
、传统的系统硬件设计方法是采用自上而下（ ）的设计方法，利用硬件描述语言（ ）的硬件电路设计方法采用自下而上（ ）的设计方法。
（× ）传统的系统硬件设计方法是采用自下而上（ ）的设计方法，利用硬件描述语言番茄花园（ ）的硬件电路设计方法采用自上而下（ ）的设计方法、 可以采用层次化的设计，一个高层的结构体中可以调用低层的实体 （√ ）、一个 程序中仅能使用一个进程（ ）语句。
（ × ） 可以使用多个进程语句。
、 语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三者的优先级是相同的。
（ × ） 逻辑运算符 关系运算符 乘法运算、试举出两种可编程逻辑器件 、 。
、 程序的基本结构包括 库 、 程序包 、 实体和 结构体 。
、 标识符合法吗？ 不合法 。
标识符合法吗？ 不合法 。
标识符合法吗？ 不合法 。
、信号的代入通常用 ，变量用 。
、表示‘ ’‘ ’；两值逻辑的数据类型是 （位） ，表示‘ ’‘ ’‘ 等九值逻辑的数据类型是 （标准逻辑），表示空操作的数据类型是 。
VHDL考试试题(1)
一、填空题（20分,每空格1分）1、一个完整的VHDL语言程序通常包含实体（entity），结构体（architecture），配置（configuration），包集合（package）和库（library）5各部分。
2、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用out 表示；双向端口是用inout 表示；构造体内部可再次使用的输出是用buffer 表示；3、VHDL的客体，或称数据对象包括了常数、变量variable 和信号signal 。
4、请列出三个VHDL语言的数据类型，如实数、位等。
位矢量，字符，布尔量。
5、VHDL程序的基本结构包括库、程序包、实体和结构体。
6、more_ _11标识符合法吗？不合法。
8bit标识符合法吗？不合法。
variable标识符合法吗？不合法。
7、信号的代入通常用<= ，变量用:= 。
8、表示‘0’‘1’；两值逻辑的数据类型是bit（位），表示‘0’‘1’‘Z’等九值逻辑的数据类型是std_logic（标准逻辑），表示空操作的数据类型是NULL 。
9、<=是小于等于关系运算符，又是赋值运算操作符。
10、设D0为'1', D1为'0', D2为'1', D3为'0', D3 & D2 & D1 & D0的运算结果是“0101”，D1 & D2 & D3 & D4的运算结果是“1010”。
11、VHDL程序的基本结构至少应包括实体、结构体两部分和对库的引用声明。
12、1_Digital标识符合法吗？否，\12 @ +\ 呢？合法。
13、在VHDL的常用对象中，信号、变量可以被多次赋予不同的值，常量只能在定义时赋值。
14、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有in 、Out 、inout 、buffer 。
VHDL参考试题
一、选择题（共10分，每题2分）1．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面赋值语句错误的是__ ___。
A. idata <= “00001111”;B. idata <= b”0000_1111”;C. idata <= X”AB”;D. idata <= B”21”;2．在VHDL语言中，下列对时钟边沿检测描述中，错误的是__ ___。
A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD. if clk’stable and not clk = ‘1’ then3．请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_____A. ROMB. CPLDC. FPGAD.GAL4．状态机编码方式中，其中一位热码编码占用触发器较多，但其实现比较适合_____的应用。
A. FPGAB. CPLDC. PALD.GAL5．进程中的信号赋值语句，其信号更新是_______。
a)按顺序完成；b)比变量更快完成；c)在进程的最后完成；d)都不对。
二、EDA名词解释（共10分，每题2分）1.ASIC2.FPGA3.VHDL4.EDA5.SOC三、程序补充题（共10分，每空1分）下面程序是一个10线－4线优先编码器的VHDL描述，试补充完整。
LIBRARY __________ ;USE IEEE._____________________.ALL;ENTITY coder ISPORT ( din : IN STD_LOGIC_VECTOR(____________________);output : __________ STD_LOGIC_VECTOR(3 DOWNTO 0) );END coder;ARCHITECTURE behav OF _____________ ISSIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (___________)BEGINIF (din(9)='0') THEN SIN <= "1001" ;__________________ THEN SIN <= "1000" ;ELSIF (din(7)='0') THEN SIN <= "0111" ;ELSIF (din(6)='0') THEN SIN <= "0110" ;ELSIF (din(5)='0') THEN SIN <= "0101" ;ELSIF (din(4)='0') THEN SIN <= "0100" ;ELSIF (din(3)='0') THEN SIN <= "0011" ;ELSIF (din(2)='0') THEN SIN <= "0010" ;ELSIF (din(1)='0') THEN SIN <= "0001" ;ELSE _______________ ;________________END PROCESS ；_______________；END behav;四、程序改错题（共15分）仔细阅读下列程序，改正程序中的错误并说明该程序的功能。
VHDL期末考试卷
b <= c e f g <= <= <= <=
OR b ; and b;
END behavior;
2
電機三甲
電機二乙 硬體描述語言 硬體描述語言 期末考考卷
期末考考卷
姓名
學號： 學號： 姓名 1.如下 VHDL 程式請繪出輸出輸入方塊圖並清楚標示、功能真值表，並 說明程式功能。 （25 分）
LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.all ; ENTITY exam1 IS PORT( a , b : in STD_LOGIC ; y : out STD_LOGIC ) ; END exam1; ARCHITECTURE behavior OF exam1 IS BEGIN process (a,b) begin if ( a=‘0’) and (b=‘0’) then y<=‘0’; else y<= ‘1’; end if; End process; END behavior;
ARCHITECTURE behavior OF IC_and IS
BEGIN
END behavior;
程式功能：
1
3. 如下之 VHDL 程式，請問執行後結果為： （30 分）
a= , b= , c= 。
4. 如下 VHDL 程式，請繪出執行後 D0、D1、D2、y 的波形圖。 （20 分）
process ( CLK ) begin
e=
,
f=
。ifຫໍສະໝຸດ ( CLK’ event ) D1 <= D0;
and
( CLK = ‘ 0’ )
then
D0 <= input ; ARCHITECTURE behavior OF ex2 IS D2 <= not D1 ; Signal a : std_logic ; y <= ( D0 and D1 ) ; Signal b : std_logic ; end Signal c : std_logic_vector( 2 down to 0) := “000”; end process; Signal d : std_logic_vector( 6 down to 0) := “0001110” ; Signal e : std_logic_vector( 1 down to 0) := “00”; Signal f : std_logic; Signal g : std_logic; BEGIN a <= ‘1’ when d = “0001110” else ‘0’; d (3) ; d (6 down to 4); a a a & b; if ;
VHDL各年试卷集合
答：迭代的思想是利用问题本身包含的结构特性，用简单的逻辑子网络代替复杂的组合逻 辑网络，实现要求的处理功能。从而最大限度降低了逻辑网络的设计难度，简化了设计过 程，提高系统的性能/价格比。 （2） 常用的迭代技术有时间迭代、空间迭代，也可以是两者的组合。 （1） 时间迭代速度慢，硬件简单。 （ 1） 空间迭代速度快，硬件复杂。 （ 1）
4 / 54
3、假设法 fadd4 是已经描述好的元件
Entity fadd8 is port ( a , b : in std_logic_vector(7 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (7downto 0)); End fadd8 ; Architecture stru of fadd8 is Component fadd4 port ( a , b: in std_logic_vector(3 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (3 downto 0) ); End component; Signal carry_out : std_logic ; Begin U1: fadd4 port map( a( 3 downto 0), b(3 downto 0), ci, carry_out, sum(3 downto 0); U2: fadd4 port map( a( 7 downto 4), b(7 downto 4), carry_out, co, sum(7 downto 4); End stru;
1 1 0 0 0
C1
最新VHDL考试试题(1)资料
一、填空题（20分,每空格1分）1、一个完整的VHDL语言程序通常包含实体（entity），结构体（architecture），配置（configuration），包集合（package）和库（library） 5各部分。
2、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用 out 表示；双向端口是用 inout 表示；构造体内部可再次使用的输出是用 buffer 表示；3、VHDL的客体，或称数据对象包括了常数、变量variable 和信号signal 。
4、请列出三个VHDL语言的数据类型，如实数、位等。
位矢量，字符，布尔量。
5、VHDL程序的基本结构包括库、程序包、实体和结构体。
6、more_ _11标识符合法吗？不合法。
8bit标识符合法吗？不合法。
variable标识符合法吗？不合法。
7、信号的代入通常用 <= ，变量用 := 。
8、表示‘0’‘1’；两值逻辑的数据类型是 bit（位），表示‘0’‘1’‘Z’等九值逻辑的数据类型是 std_logic（标准逻辑），表示空操作的数据类型是 NULL 。
9、<=是小于等于关系运算符，又是赋值运算操作符。
10、设D0为'1', D1为'0', D2为'1', D3为'0', D3 & D2 & D1 & D0的运算结果是“0101”，D1 & D2 & D3 & D4的运算结果是“1010”。
11、VHDL程序的基本结构至少应包括实体、结构体两部分和对库的引用声明。
12、1_Digital标识符合法吗？否， \12 @ +\ 呢？合法。
13、在VHDL的常用对象中，信号、变量可以被多次赋予不同的值，常量只能在定义时赋值。
14、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有 in 、 Out 、 inout 、 buffer 。
VHDL试卷
一.简答题（每题4分，共32分）1.VHDL的英文全称是什么？其中文含义又是什么？2.常用的硬件描述语言有哪几种？3.比前比较流行的、主流厂家的EDA软件工具有哪些？4.怎样使VHDL程序变成实用电路？5.在VHDL设计中，哪些程序包必须以显式表达出来，哪些库和程序包则不用？6.重载算符有何作用？7.在VHDL中，常量（CONSTANT）与信号(SIGNAL)主要区别是什么？8.并行信号赋值语句相当于一条缩写的进程(PROCESS)语句，问它的敏感信号检测是如何实现的？二.判断下列标识符或数值在VHDL中是否合法，如果有错误，请指出原因（每小题1分，共8分）1. variable2. 4data_bus 3 \begin\ 4. data_25. \d100@\6. \74\04\7. 8#357#8. 16#19H#三.根据如下的VHDL描述，画出其相应的逻辑电路图，并标出相关名称（每题5分，共10分）1. LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY test_1 ISPORT(p1，p2：IN BIT；a,b,c: IN BIT;z:OUT BIT);END ENTITY test_1;ARCHITECTURE one OF test_1 ISBEGINIF(p1=’1’) THENz<=a;ELSE()p2=’0’) THENz<=b;ELSEz<=c;END IF;END one;2. LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY test_2 ISGENERIC(tpd TIME:=10 ns);PORT(x,y,c_in: IN STD_LOGIC;sum,c_out: OUT STD_LOGIC);END test_2;ARCHITECTURE dataflow OF test_2 ISSIGNAL s: STD_LOGIC;BEGIN s<=x XOR y AFTER tpd;sum<= s XOR c_in AFTER tpd;c_out<=(x AND y) OR (s AND c_in) AFTER 2*tpd;END dataflow;四、给下列每一行VHDL描述都进行注释（答题时不必抄题，标注各行语句的编号后进行相应的解释即可。
VHDL试卷6套
填空题(20分，每空格1 分)1、一个完整的VHDL语言程序通常包含实体(entity ) , 构造体(architecture ),酉己置 (configuration )，包集合(package)禾和库(library ) 5 各部分。
2、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用out 表示；双向端口是用in out 表示；构造体内部可再次使用的输出是用buffer表示；3、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。
VHDL语言可以有以下3种形式的子结构描述语句：BLOCK 语句结构；PROCESS语句结构和SUBPROGRAMS结构。
4、VHDL的客体，或称数据对象包括了常数、变量variable 和信号signal 。
5、请列出三个VHDL语言的数据类型，如实数、位等。
位矢量，字符，布尔量。
6、设D0 为'0', D1 为'0', D2为'1', D3为'0', D0 & D1 & D2 & D3 的运算结果是“ 0010”，D3 & D2 & D1 & D0 的运算结果是“ 0100 ”。
7、构造体的描述方式包括三种，分别是寄存器传输(RTL)描述方法或称数据流；构造体的结构描述方式和构造体的行为描述方式。
1、传统的系统硬件设计方法是采用自上而下(top down )的设计方法，利用硬件描述语言(HDL的硬件电路设计方法采用自下而上 (bottom up)的设计方法。
(X )传统的系统硬件设计方法是采用自下而上(bottom up)的设计方法，利用硬件描述语言(HDL 的硬件电路设计方法采用自上而下(top down )的设计方法2、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体(V )3、一个VHAL程序中仅能使用一个进程(process )语句。
vhdl考试题库
题目一计时秒表难度系数： 1.2一、计时秒表的功能要求计时秒表是我们经常见的，在体育运动上也应用非常广的一种工具。
譬如我们在进行 50 米、100 米短跑运动中，需要一个计时非常经准的秒表来测速。
在这里，我们需设计一个计时秒表，具有以下功能：①有启 / 停开关，用于开始 / 结束计时操作；②用四个七段数码管显示计时数；③秒表计时长度为 59 分 59 秒，超过计时长度，有溢出则报警；④设置复位开关，在任何情况下，只要按下复位开关，秒表都要无条件地进行复位清0 操作。
发挥部分①具有暂停的功能；②秒表的计时长度可手动设置。
三、评分标准题目二彩灯控制器难度系数： 1.1一、彩灯控制器的功能基本要求要求设计一个 8 路彩灯控制器，能控制 8 路彩灯按照两种节拍、三种花型循环变化。
两种节拍分别为 0.25s 和 0.5s。
三种花型分别是：①8 路彩灯从左至右按次序渐亮，全亮后逆次序渐灭。
②从中间到两边对称的渐亮，全亮后仍由中间向两边逐次渐灭。
③8 路彩灯分成两半，从左至右顺次渐亮，全亮后则全灭。
用点阵实现下载后的调试 .二、发挥部分①在此三种花型循环变化的基础上，再加一种花型，譬如： 8 路彩灯分成两半，从左至右顺次渐亮，然后从右至左逆次渐灭。
②加一个 8 路彩灯，与上面的彩灯按照相同的节拍和花型循环变化。
三、评分标准题目三交通灯控制器难度系数： 1.4 一、任务书（1）简要说明在十字路口，每条道路各有一组红、黄、绿灯和倒计时显示器，用以指挥车辆和行人有序地通行。
其中，红灯（ R）亮，表示该条道路禁止通行；黄灯（ Y ）亮，表示停车；绿灯（G）亮，表示可以通行。
倒计时显示器是用来显示允许通行和禁止通行地时间。
交通灯控制器就是用来自动控制十字路口的交通灯和计时器，指挥各种车辆和行人安全通行。
（2）任务和要求①在十字路口的两个方向上各设一组红、绿、黄灯，显示顺序为其中一方向（东西方向）是绿灯、黄灯、红灯；另一方向（南北方向）是红灯、绿灯、黄灯。
VHDL试卷6套
一、填空题（20分,每空格1分）1、一个完整的VHDL语言程序通常包含实体（entity），构造体（architecture），配置（configuration），包集合（package）和库（library） 5各部分。
2、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用 out 表示；双向端口是用 inout 表示；构造体内部可再次使用的输出是用 buffer 表示；3、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。
VHDL语言可以有以下3种形式的子结构描述语句： BLOCK 语句结构； PROCESS 语句结构和SUBPROGRAMS 结构。
4、VHDL的客体，或称数据对象包括了常数、变量variable 和信号signal 。
5、请列出三个VHDL语言的数据类型，如实数、位等。
位矢量，字符，布尔量。
6、设D0为'0', D1为'0', D2为'1', D3为'0', D0 & D1 & D2 & D3的运算结果是“0010”，D3 & D2 & D1 & D0的运算结果是“0100”。
7、构造体的描述方式包括三种，分别是寄存器传输（RTL）描述方法或称数据流；构造体的结构描述方式和构造体的行为描述方式。
1、传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。
（×）传统的系统硬件设计方法是采用自下而上（bottom up）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自上而下（top down）的设计方法2、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体（√）3、一个VHAL程序中仅能使用一个进程（process）语句。
vhdl 试题
一、填空题1. 在VHDL中最常用的IEEE标准库是std_logic_1164数据包。
VHDL是一种硬件描述语言。
3. 可编程控制器所使用的软件主要是Alter公司的Quartus_软件进行开发设计和仿真。
4. 可编程控制器是针对PLD的可编程使用HDL语言，其中PLD的意思是_ 可编程逻辑器件_,HDL的意思是____硬件描述语言___________。
VHDL中，下降沿的描述语言是___clk'event and clk='0'（下降沿）clk'event and clk='1'（上升沿）____________。
6. 实体的关键字是___Entity________,变量的关键字是___Port____________。
PLA是同时对__与____和“或”阵列，而PAL只对__与_______进行变成。
8. 两位逻辑变量的取值有四个，分别是___“00”“01”“10”“11”__________________（要求用程序中的书写格式表示）。
9. 在可VHDL语言中，‘Z’表示______高阻抗_______状态，‘-’表示______忽略________________。
10. 调用标准程序包的调用语句是____use ieee.std_logic_1164.all_____________________________________。
process语句中必须加上敏感信号_________列表，以__End process；____________结束。
12. 信号的赋值用___<=______,变量的赋值用____:=______。
VHDL程序的基本结构由库、程序包、__实体________、__结构体______和配置等部分组成。
14. 可编程控制器是针对PLD的可编程使用HDL语言，其中PLD的意思是__可编程逻辑器件______,HDL的意思是____硬件描述语言_________。
VHDL试题
VHDL试题1.结构体的三种描述⽅式：-⾏为描述-数据流描述-结构化描述2.⼀般将⼀个完整的VHDL程序称为设计实体3. VHDL设计实体的基本结构由库、程序包、实体、结构体和配置组成。
4.VHDL不区分⼤⼩写。
5.常⽤的库：library ieee ,程序包：use ieee.std_logic_1164.all6.VHDL程序的基本结构⾄少应包括实体、结构体和对库的引⽤声明。
7.在VHDL程序中使⽤的⽂字、数据对象、数据类型都需要事先声明。
8. VHDL的实体由实体声明和结构体组成。
VHDL的实体声明部分指定了设计单元的输⼊出端⼝或引脚，它是设计实体对外的⼀个通信界⾯，是外界可以看到的部分。
VHDL的结构体⽤来描述实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
9.端⼝⽅向模式：IN（输⼊）、OUT（输出<构造体内部不能再使⽤>）、INOUT（双向）、BUFFER （缓冲<构造体内部可再使⽤>）10．VHDL的标识符名必须以（字母开头），后跟若⼲字母、数字或单个下划线构成，但最后不能为（下划线），不能连续两个下划线相连。
11. 为信号赋初值的符号是（：=）；程序中，为变量赋值的符号是（：=），为信号赋值的符号是（<=）12. VHDL的数据类型包括标量类型、复合类型、存储类型和⽂件类型请列出3个VHDL语⾔的数据类型，如实数、位等。
位⽮量，字符，布尔量，整数，字符串，时间，错误等级，⾃然数，正整数。
13. VHDL的操作符包括逻辑、算术、关系和并置四类14.可编程逻辑器件：CPLD、FPGA、GAL、PLA、PAL(早期)CPLD(复杂可编程逻辑器件)：基于乘机项技术构造的可编程逻辑器件，不需要配置外部程序寄存芯⽚FPGA(现场可编程门阵列)：基于查找表技术构造的可编程逻辑器件，需要配置外部程序寄存芯⽚15.VHDL客体或数据对象：常量、信号、变量（可被多次赋值）、⽂件。
EDA技术(VHDL)试卷及答案
班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分） 1．以下描述错误的是 CA ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境B ．Altera 是世界上最大的可编程逻辑器件供应商之一C ．MAX+plusII 是Altera 前一代FPGA/CPLD 集成开发环境QuartusII 的更新换代新产品D ．QuartusII 完全支持VHDL 、Verilog 的设计流程2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 BA ．ModelSimB ．Leonardo SpectrumC ．Active HDLD ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 CA ．ispLSI 系列器件B ．MAX 系列器件C ．XC9500系列器件D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 BA ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线B ．信号的定义范围是结构体、进程 //在整个结构体的任何地方都能使用C ．除了没有方向说明以外，信号与实体的端口概念是一致的D ．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 BA ．Moore 型状态机其输出是当前状态和所有输入的函数//Mealy 型状态机其输出信号是当前状态和当前输入的函数B ．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期C ．Mealy 型状态机其输出是当前状态的函数D ．以上都不对6．下列标识符中， B 是不合法的标识符。
A ．PP0B ．ENDC ．Not_AckD ．sig7．大规模可编程器件主要有FPGA 、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是 C 。
A//．FPGA 即是现场可编程逻辑器件的英文简称CPLD 复杂可编程逻辑器件 B ．CPLD 是基于查找表结构的可编程逻辑器件 C ．早期的CPLD 是从GAL 的结构扩展而来D ．在Altera 公司生产的器件中，FLEX10K 系列属CPLD 结构8．综合是EDA 设计流程的关键步骤,在下面对综合的描述中, D 是错误的.A ．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B ．综合就是将电路的高级语言转化成低级的,可与FPGA / CPLD 的基本结构相映射的网表文件C ．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束D ．综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）9．嵌套使用IF 语句，其综合结果可实现 A 。
《VHDL语言与EDA技术》课程试卷
《VHDL语言与EDA技术》课程试卷（1）一、分析下列代码。
（共30分）1、（9分）1 entity counter is2 port( clk, rst: IN BIT;3 count: OUT integer range 0 to 7 );4 end counter;5 architecture counter of counter is6 begin7 process (clk, rst)8 variable temp: integer range 0 to 7;9 begin10 if (rst=‘1’) then11 temp:=0;12 elsif (clk’event AND clk=‘1’) then13 temp:=temp+1;14 end if;15 count<=temp;16 end process;17 end counter;试分析，该代码描述的是什么功能电路？2、（6分）1 library IEEE;2 use IEEE.STD_LOGIC_1164.ALL;3 use IEEE.STD_LOGIC_ARITH.ALL;4 use IEEE.STD_LOGIC_UNSIGNED.ALL;5 entity decoder_7seg is6 Port (seg:in std_logic_vector(3 downto 0 );7 q3:out std_logic_vector(6 downto 0) );8 end decoder_7seg;9 architecture Behavioral of decoder_7seg is10 begin11 process(seg)12 begin13 case seg is 14 when "0000" => q3<="0000001";--015 when "0001" => q3<="1001111";--116 when "0010" => q3<="0010010";--217 when "0011" => q3<="0000110";--318 when "0100" => q3<="1001100";--419 when "0101" => q3<="0100100";--520 when "0110" => q3<="0100000";--621 when "0111" => q3<="0001111";--722 when "1000" => q3<="0000000";--823 when "1001" => q3<="0000100";--924 when others => q3<="1111111";25 end case;26 end process;27 end Behavioral;试分析，该代码描述的是什么功能电路？若不写第24行代码，是否可以？说明理由。
vhdl期末考试试题及答案
vhdl期末考试试题及答案VHDL期末考试试题一、选择题（每题2分，共20分）1. VHDL是一种用于描述______的硬件描述语言。
A. 软件程序B. 硬件电路C. 数据结构D. 操作系统2. 在VHDL中，以下哪个关键字用于定义实体的端口？A. entityB. portC. endD. begin3. VHDL中，以下哪个语句用于定义信号的初始值？A. initialB. defaultC. initial_valueD. none of the above4. 以下哪个是VHDL中的基本数据类型？A. integerB. realC. stringD. array5. 在VHDL中，以下哪个关键字用于定义进程？A. processB. procedureC. functionD. block6. VHDL中，以下哪个属性用于获取信号的稳定值？A. 'stableB. 'eventC. 'last_valueD. 'delayed7. 在VHDL中，以下哪个语句用于实现条件语句？A. ifB. caseC. selectD. when8. 以下哪个是VHDL中用于描述时序逻辑的语句？A. processB. concurrentC. sequentialD. none of the above9. VHDL中，以下哪个关键字用于定义常量？A. constantB. variableC. signalD. type10. 在VHDL中，以下哪个属性用于获取信号的上升沿？A. 'eventB. 'last_eventC. 'rising_edgeD. 'falling_edge二、简答题（每题5分，共20分）1. 解释VHDL中的实体和结构体的区别。
2. 描述VHDL中进程的工作原理。
3. 什么是VHDL中的并发语句，它们有什么特点？4. 解释VHDL中的信号和变量的区别。
试卷 vhdl 湖南科技大学
简答题20分填空题10分选择题10分程序分析题3题30分编程题3题30分1.课本中第八章中逻辑电路设计，是考试重点，一些程序和类似程序会在考试中以程序分析题和编程题形式出现。
（以课本及上课PPT为参考）2.除了第八章外，例1-1 例1-2 例5-2 例5-5例6-8 例6-9 例6-10 例6-12 例6-13，这些程序也很经典，1.VHDL 的全称是什么？利用它设计硬件电路有哪些优点？答：VHDL 的全称Very High Speed Integrated Circuit Hardware Description Language（超高速集成电路硬件描述语言，利用VHDL 设计硬件电路具有以下特点：（1）设计文件齐全、方法灵活、支持广泛（2）系统硬件描述能力强（3）VHDL 语言可以与工艺无关编程（4）VHDL 语言标准、规范、易于共享和复用2.一个完整的VHDL语言程序由哪几个部分构成，每个部分作用是什么。
答：一个完整的VHDL语言程序由库，包集合，实体，构造体和配置五个部分组成。
库包含若干个包集合，确定程序所需要调用的函数，数据类型等；包集合内存有具体函数，数据类型的定义；实体说明系统的端口与类属参数；构造体完成系统内部逻辑关系与具体电路的实现；配置则说明实体与构造体的连接关系，通过配置，同一实体可搭配不同构造体。
3.简述VHDL语言构造体的描述方式及各自特点。
答：行为描述，RTL描述方式，结构描述方式。
行为描述主要是对系统数学模型的描述，一般进行仿真难以进行逻辑综合；RTL描述主要是对系统内部构造与逻辑关系的描述，可以进行逻辑综合；结构描述大量使用模块化描述方式，采用component语句,block语句，便于实现积木化结构，能够进行逻辑综合。
4.VHDL 语言中客体的概念及使用范围VHDL 语言中可以赋予一个值的对象称为客体；客体主要包括三种：信号、常数、变量；信号和常数为全局量，变量为局部量5.请从申明格式、赋值符号、赋值生效时间、作用范围等方面对信号和变量进行比较分析。
EDA-(VHDL版)考试试卷汇总(可编辑修改word版)
1、单项选择题：（20 分）1.IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为D 。
A .瘦IP B.固IP C.胖IP D.都不是2.综合是EDA 设计流程的关键步骤，在下面对综合的描述中，是错误的。
DA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
3.大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是 C。
A.FPGA 全称为复杂可编程逻辑器件；B.FPGA 是基于乘积项结构的可编程逻辑器件；C.基于 SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D.在Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。
4.进程中的信号赋值语句，其信号更新是C。
A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；5.VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述BA.器件外部特性；B. 器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。
6.不完整的 IF 语句，其综合结果可实现AA.时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路7.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥8.下列标识符中，是不合法的标识符。
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2009/2010 学年第一学期末考试试题答案及评分标准（A卷）一、填空题（20分,每空格1分）1、一个完整的VHDL语言程序通常包含实体（entity），构造体（architecture），配置（configuration），包集合（package）和库（library） 5各部分。
2、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用 out 表示；双向端口是用 inout 表示；构造体内部可再次使用的输出是用 buffer 表示；3、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。
VHDL语言可以有以下3种形式的子结构描述语句： BLOCK 语句结构； PROCESS 语句结构和SUBPROGRAMS 结构。
4、VHDL的客体，或称数据对象包括了常数、变量variable 和信号signal 。
5、请列出三个VHDL语言的数据类型，如实数、位等。
位矢量，字符，布尔量。
6、设D0为'0', D1为'0', D2为'1', D3为'0', D0 & D1 & D2 & D3的运算结果是“0010”，D3 & D2 & D1 & D0的运算结果是“0100”。
7、构造体的描述方式包括三种，分别是寄存器传输（RTL）描述方法或称数据流；构造体的结构描述方式和构造体的行为描述方式。
二、判断对错并给出判断依据（20分，每小题5分，判断对错2分，给出正确答案3分）1、传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。
（×）传统的系统硬件设计方法是采用自下而上（bottom up）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自上而下（top down）的设计方法2、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体（√）3、一个VHAL程序中仅能使用一个进程（process）语句。
（×）可以使用多个进程语句。
4、VHDL语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三者的优先级是相同的。
（×）逻辑运算符<关系运算符<乘法运算三、判断题（10分）use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;以上库和程序包语句有无错误？有，有的话请在原程序相应位置改正。
(2)entity rom isport(addr: in std_logic_vector(0 to 3);ce: in std_logic;data:out std_logic_vector(7 downto 0) ;)；end rom;以上port语句有无错误？有，有的话请在原程序相应位置改正。
(4)architecture behave of rom isbeginprocess（ce,addr）beginif ce='0' then (6)case addr iswhen "0000"=>data<="10001001";when "0001"=>library ieee;data<="10001010"; when "0010"=>data<="10001011"; when "0011"=>data<="10001100"; when "0100"=>data<="10001101"; when "0101"=>data<="10001110"; when "0110"=>data<="10001111"; when "0111"=>data<="10010000"; when "1000"=>data<="10010001";when "1001"=>data<="10010010";when "1010"=>data<="10010011";when "1011"=>data<="10010100";when "1100"=>data<="10010101";when "1101"=>data<="10010110";when "1110"=>data<="10010111";when others=>| data<="10011000";| end case; (8)elsedata<="00000000";end if;end process;(10)end behave;以上architecture中有哪些错误？请在原程序相应位置改正。
四、编程题（共50分）1、请补全以下二选一VHDL程序（本题10分）Entity mux isport(d0,d1,sel:in bit;q:out BIT ); (2) end mux;architecture connect of MUX is (4) signal tmp1, TMP2 ,tmp3:bit; (6) begincale:blockbegintmp1<=d0 and sel;tmp2<=d1 and (not sel)tmp3<= tmp1 and tmp2;q <= tmp3; (8)end block cale;end CONNECT ; (10)2、编写一个2输入与门的VHDL 程序，请写出库、程序包、实体、构造体相关语句，将端口定义为标准逻辑型数据结构（本题10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; （2） ENTITY nand2 ISPORT (a ，b:IN STD_LOGIC; （4） y:OUT STD_LOGIC); （6） END nand2;ARCHITECTURE nand2_1 OF nand2 IS （8） BEGINy <= a NAND b; --与y <=NOT( a AND b);等价 （10） END nand2_1;3、根据下表填写完成一个3-8线译码器的VHDL 程序（16分）。
&a byLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder_3_to_8 ISPORT (a,b,c,g1,g2a,g2b:IN STD_LOGIC;y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); （2）END decoder_3_to_8;ARCHITECTURE rtl OF decoder_3_to_8 ISSIGNAL indata:STD_LOGIC_VECTOR (2 DOWNTO 0); （4）BEGINindata <= c & b & a; （6）PROCESS (indata,g1,g2a,g2b)BEGINIF (g1 = '1' AND g2a = '0' AND g2b = '0' ) THEN （8）CASE indata ISWHEN "000"=> y <= "11111110";WHEN "001" => y <= "11111101";WHEN "010" => y <= "11111011"; （10）WHEN "011" => y <= "11110111";WHEN "100" => y <= "11101111";WHEN "101" => y <= "11011111";WHEN "110" => y <= "10111111"; （12）WHEN "111" => y <= "01111111";WHEN OTHERS=> y <= "XXXXXXXX";END CASE;ELSEy <= "11111111"; （14）END IF;END PROCESS; （16）END rtl;4、三态门电原理图如右图所示，真值表如左图所示，请完成其VHDL程序构造体部分。
（本题14分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_gate ISPORT(din,en:IN STD_LOGIC;dout : OUT STD_LOGIC);END tri_gate ;ARCHITECTURE zas OF tri_gate ISBEGINPROCESS (din,en)BEGINIF (en=‘1') THEN dout <= din;ELSE dout <= ‘Z’;END IF;END PROCESS ;END zas ;2008/2009 学年第一学期末考试试题答案及评分标准（A卷）一、填空题（20分,每空格1分）1、试举出两种可编程逻辑器件 CPLD 、 FPGA 。