EDA数字逻辑实验报告

实验报告

课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵

指导教师_____林小平 _________ 2013年 12 月24 日

一、 实验目的

1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。

2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。

3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。

4. 掌握Libero IDE 基于FPGA 的设计流程。

5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。

二、 实验要求

1. 要求每人能独立完成实验。严禁抄袭。

2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。

3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。

4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。

5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连

线，验证代码的正确性。

6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。

三、 实验内容

1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数

，写出模块代码和测试平台代码。

2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。

3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分

配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。

四、 实验结果与截图

1. 模块及测试平台代码清单。

模块代码 // 74HC138.v

module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn;

input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y;

integer I;

always @(DataIn or Enable1 or Enable2 or Enable3) begin

if(Enable1||Enable2||!Enable3) Eq=0;

AC BC AB Y ++=

else

for(I=0;I<=7;I=I+1)

if(DataIn==I)

Eq[I]=1;

else

Eq[I]=0;

if(Eq[3]|Eq[5]|Eq[6]|Eq[7])

y=1;

else

y=0;

end

endmodule

平台代码

// testbench.v

`timescale 1ns/10ps

module testbench;

reg[2:0] in;

reg enable1,enable2,enable3;

wire[7:0] eq;

wire y;

decoder3_8_1 u1(in,enable1,enable2,enable3,eq,y);

initial

begin

in=0;

repeat(20)

#20 in=$random;

end

initial

begin

enable1=0; enable2=0;enable3=1;

#200 enable3=0;

end

endmodule

2.第一次仿真结果。（将波形窗口背景设为白色

．．，调整窗口至合适大小，使波形能完整显示，

对窗口截图

．．。）

3.综合结果（截图

．．）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图。）

4. 第二次仿真结果（综合后）（截图

．．）。回答输出信号是否有延迟，延迟时间约为多少？

有延迟，约为400ps

5.第三次仿真结果（布局布线后）（截图

．．）。回答输出信号是否有延迟，延迟时间约为多少？

分析是否有出现竞争冒险。

延迟约4191ps，因为存在毛刺,故有竞争冒险

注：X为任意状态

五、结论与体会

通过本次实验,基本掌握了基本门电路的主要用途以及验证它们的逻辑功能。理解了常用组合逻辑电路的基本原理及其逻辑电路功能。

对常用时序逻辑电路的基本原理及其逻辑电路功能有了更清晰的认识。

学会了Libero IDE基于FPGA的设计流程。

熟悉FPGA的设计与开发流程。熟悉芯片烧录的流程及步骤。