EDA数字逻辑实验报告
EDA实训报告总结
实训心得短暂的一周实训已经过去了,对于我来说这一周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解,而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这一周实训中我自己的一些心得体会.一周的实训已经过去了,我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对quartus ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是掌握了vhdl语言的基本设计思路和方法,我想这些会对我今后的学习起到很大的助推作用。
此外，还要在今后的课本理论知识学习过程中要一步一个脚印的扎实学习，灵活的掌握和运用专业理论知识这样才能在以后出去工作的实践过程中有所成果。
最后还要感谢学校为我们提供这样专业的实践平台还有瓮老师在一周实训以来的不断指导和同学的热情帮助。
总的来说，这次实训我收获很大.同时,感谢大专两年来所有的老师,是你们为我解惑受业，不仅教授我专业知识，更教会我做人的道理.这次eda实训让我感觉收获颇多,在这一周的实训中我们不仅巩固了以前学过的知识，而且还学到了怎样运用ｅｄａ设计三种波形的整个过程和思路,更加强了我们动手能力，同时也提高了我们的思考能力的锻炼，我们在写程序的同时还要学会要改程序,根据错误的地方去修改程序.本文基于verilog hdl的乒乓球游戏机设计，利用verilog hdl语言编写程序实现其波形数据功能在分析了cpld技术的基础上，利用cpld开发工具对电路进行了设计和仿真，从分离器件到系统的分布，每一步都经过严格的波形仿真,以确保功能正常。
从整体上看来，实训课题的内容实现的功能都能实现,但也存在着不足和需要进一步改进的地方，为我今后的学习和工作奠下了坚实的基础。
通过此次的实训课题，掌握了制作乒乓球游戏机技术的原理及设计要领，学习并掌握了可编程逻辑电路的设计，掌握了软件、cpld元件的应用，受益匪浅，非常感谢瓮老师这一学期来的指导与教诲,感谢老师在学习上给予的指导，老师平常的工作也很忙，但是在我们学习的过程中,重来没有耽搁过,我们遇到问题问他,他重来都是很有耐心，不管问的学生有多少,他都细心的为每个学生讲解，学生们遇到的不能解决的，他都配合同学极力解决。
EDA-实验报告
实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。
若输入信号高电平数目多于低电平数目，则输出为高，否则为低。
三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。
对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。
四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。
则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。
其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。
EDA实验报告(12份).pdf
实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。
EDA实验报告
EDA实验报告一、实验目的本实验旨在通过使用EDA（数据探索性分析）技术，进一步了解和分析所研究数据的特征、分布、关系以及可能存在的异常值等，从而为后续的数据建模和决策提供更加准确的依据。
二、实验步骤1. 数据收集与加载从数据源中获取所需数据集，并使用相应的数据加载工具将数据集导入到实验环境中。
多种数据源包括文件、数据库、API请求等方式均可。
2. 数据检查与预处理对导入的数据进行初步检查，包括数据类型、缺失值、异常值等方面的处理。
根据具体需求，对缺失值可以进行填充或删除操作，对异常值可以通过替换、删除或者修复的方式进行处理。
3. 数据探索性分析a) 描述性统计分析对各个变量进行描述性统计，包括计算均值、中位数、标准差等指标，以直观地了解数据的分布和变异程度。
b) 单变量分析对每个变量进行分析和探索，绘制直方图、箱线图、概率密度图等，以帮助我们了解变量的分布情况、异常值等。
c) 多变量分析使用散点图、柱状图、热力图等方式，对不同变量之间的关系进行分析。
可以通过相关性分析、协方差矩阵等方法来探索变量之间的线性关系。
4. 结果可视化在数据分析过程中，可以使用适当的可视化方法将分析结果直观地展示出来，如绘制折线图、散点图、热力图等。
可视化可以更好地理解数据的特征和趋势。
5. 异常检测与处理在探索性分析过程中，发现异常值后，需要进一步分析和决定如何处理它们。
可以采用剔除、修复等方式，使得数据能够更加符合实际情况。
6. 相关性分析对于关键变量之间的相互关系，可以使用相关性分析等统计方法来衡量它们的相关程度。
这可以帮助我们理解变量之间的影响和作用，以及它们与问题或目标变量之间的关系。
三、实验结果通过对所研究数据集的EDA实验，我们得出以下结论：1. 数据集的缺失值情况较为严重，需要进行适当的处理，以避免因缺失数据引起的结果不准确或失真的问题。
2. 变量A和变量B之间存在较强的正相关关系，即当A增加时，B 也会相应地增加；变量C则与变量A和B之间的关系较弱。
EDA实验报告完结版
EDA实验报告完结版一、实验目的本次 EDA 实验的主要目的是通过实际操作和设计，深入理解和掌握电子设计自动化（EDA）技术的基本原理和应用。
具体而言，包括熟悉 EDA 工具的使用方法，学会运用硬件描述语言（HDL）进行逻辑电路的设计与描述，以及通过综合、仿真和实现等流程，将设计转化为实际的硬件电路，并对其性能进行评估和优化。
二、实验环境本次实验所使用的 EDA 工具为_____，该工具提供了丰富的功能模块和强大的设计支持，包括原理图编辑、HDL 代码编写、综合、仿真和下载等。
实验所使用的硬件平台为_____开发板，其具备多种接口和资源，便于对设计的电路进行实际验证和测试。
三、实验内容1、基本逻辑门电路的设计与实现使用 HDL 语言（如 Verilog 或 VHDL）设计常见的基本逻辑门电路，如与门、或门、非门等。
通过编写代码，对逻辑门的输入输出关系进行描述，并进行综合和仿真，验证设计的正确性。
2、组合逻辑电路的设计与实现设计并实现较为复杂的组合逻辑电路，如加法器、减法器、编码器、译码器等。
运用 HDL 语言描述电路的功能，进行综合和仿真，确保电路在各种输入情况下的输出结果符合预期。
3、时序逻辑电路的设计与实现设计常见的时序逻辑电路，如计数器、寄存器、移位寄存器等。
在设计过程中，考虑时钟信号、同步复位和异步复位等因素，通过仿真验证时序逻辑的正确性，并对电路的性能进行分析。
4、有限状态机（FSM）的设计与实现设计一个有限状态机，实现特定的功能，如交通信号灯控制器、数字密码锁等。
明确状态转移条件和输出逻辑，通过编写 HDL 代码实现状态机，并进行综合和仿真，验证其功能的准确性。
5、综合与优化对设计的电路进行综合，生成门级网表，并通过优化工具对电路进行面积、速度等方面的优化，以满足特定的设计要求。
6、硬件实现与测试将综合后的设计下载到硬件开发板上，通过实际的输入输出信号，对电路的功能进行测试和验证。
观察电路在实际运行中的表现，对出现的问题进行分析和解决。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
EDA技术实验报告(1)
实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。
通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。
二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。
1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。
半加器h-adder由与门、同或门和非门构成。
四位加法器由4个全加器构成1234三、实验内容：1. 熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。
QuartusII设计流程见教材第五章:QuartusII应用向导。
2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor）（2）按照给定的原理图输入逻辑门(symbol－>enter symbol)（3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。
（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建一个设计的符号，该符号可被高层设计调用。
3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。
eda实验报告
eda实验报告
1. 实验目的
通过本次实验，了解EDA（Electronic Design Automation）的基本概念和应用模式，并通过实际操作掌握EDA工具的使用方法和流程。
2. 实验原理
EDA是电子设计自动化的缩写，是指通过计算机技术来实现电子系统设计的各个环节的自动化。
常用的EDA工具有电路仿真、电路布局、原理图设计、印刷电路板设计等。
3. 实验步骤
3.1 电路仿真
首先，我们需打开EDA工具，并导入所需的仿真器和电路元件库。
其次，我们需绘制电路图并进行仿真，根据仿真结果进一步分析和改进电路设计。
3.2 电路布局
在电路设计完成后，我们需进行电路布局，以便更精确地计算
电路性能和参数。
在布局过程中，我们需根据电路设计需求进行
元件排布，并考虑布局紧凑性和功耗等因素。
3.3 原理图设计
电路图设计是EDA工具中非常重要的一个环节，它可以帮助
我们全面了解电路设计的各个细节，确定电路元件的类型和参数，以及进一步优化电路性能。
3.4 印刷电路板设计
在进行电路仿真、布局、原理图设计后，我们需将电路设计转
化为印刷电路板（PCB）的形式。
在进行印刷电路板设计前，我
们需考虑各个细节，在选择印刷方式、器件布局、线路距离、阻
抗匹配等方面进行优化和调整。
4. 实验结论
通过本次实验，我深刻认识到EDA工具在电子设计中的应用
和重要性，并掌握了EDA工具的基本操作方法和流程。
此外，我
了解了EDA工具在电子设计和生产中的优势和局限性，对于今后
电子设计工作的开展和优化有很大的指导意义。
EDA实验报告
EDA实验报告EDA（VHDL编程）实验报告一、引言EDA (Electronic Design Automation) 是一种用于电子设计和验证的自动化工具。
VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述和建模数字系统。
本实验旨在使用VHDL编程并使用EDA工具进行设计和验证。
二、实验目的1.理解并熟悉VHDL编程2.学会使用EDA工具进行设计和验证3.实践数字系统的建模和仿真三、实验过程1.VHDL编程根据实验要求，我们使用VHDL编程来实现一个4位2选1多路器。
首先，我们定义输入端口和输出端口，并声明所需的信号和变量。
然后，我们编写组合逻辑和时序逻辑以实现所需的功能。
最后，我们将实例化该多路器并指定其输入和输出端口。
2.EDA工具设计和验证我们选择了 Xilinx ISE Design Suite 作为我们的 EDA 工具。
首先，我们创建一个新的项目并选择相应的 FPGA 芯片。
然后，我们添加我们的VHDL 设计文件到项目中，并进行综合、布局和路由。
最后，我们使用仿真工具验证我们的设计。
四、实验结果经过实验，我们成功地编写并实例化了一个4位2选1多路器。
我们使用 Xilinx ISE Design Suite 进行综合、布局和路由，并成功验证了我们的设计。
五、实验总结通过本实验，我们掌握了VHDL编程和EDA工具的使用。
我们学会了使用VHDL描述数字系统，并使用EDA工具进行设计和验证。
这些技能对于电子设计和验证非常重要，并将有助于我们更好地理解和应用数字系统的原理和方法。
在实验过程中，我们也遇到了一些困难和挑战。
例如，我们可能需要更深入地了解VHDL编程的语法和方法，以及如何使用EDA工具的高级功能。
此外，我们还需要更多的实践来提高我们的设计和仿真技能。
总之，本实验有助于我们深入学习和理解数字系统的设计和验证。
通过实践和使用EDA工具，我们能够更好地应用所学知识，提高我们的设计和验证能力。
EDA实验报告含结果图
EDA电子课程实验报告专业：班级：姓名：学号：实验一四人表决器一实验目的1、熟悉Quartus II软件的使用。
2、熟悉EDA-IV实验箱。
3、熟悉EDA开发的基本流程。
二硬件需求1、RC-EDA-IV型实验箱一台；2、RC-EDA-IV型实验箱配套USB-Blaster下载器一个；3、PC机一台。
三实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
四人表决器顾名思义就是由四个人来投票，当同意的票数大于或者等于3人时，则认为同意；反之，当否决的票数大于或者等于2人时，则认为不同意。
实验中用4个拨挡开关来表示4个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。
表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。
四实验内容VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity EXP3 isport(k1,K2,K3,K4 : in std_logic;ledag : out std_logic_vector(3 downto 0);m_Result : out std_logic);end EXP3;--------------------------------------------------------------------architecture behave of EXP3 issignal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0);beginprocess(K1,K2,K3,K4)beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;end process;process(K1_Num,K2_Num,K3_Num,K4_Num,)beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num;end process;process(K_Num) beginif(K_Num>2) thenm_Result<='1';elsem_Result<='0';end if;end process;end behave;实验电路实验二格雷码转换一实验目的1、了解格雷码变换的原理。
EDA实验报告(绝对有用)
EDA 设计与实验院系：电子工程与光电技术学院专业：通信工程班级： 07042201姓名：包华广（32号）学号： 0704330107指导老师：蒋立平花汉兵目录：摘要 - - - - - - - - - - - - - - - 1一.正文部分1.设计电路功能要求 - - - - - - - - - - - - - 12.方案论证 - - - - - - - - - - - - - 13.各子模块设计原理 - - - - - - - - - - - - 23.1 时钟信号发生模块 - - - - - - - - - - - - 23.2 计时模块- - - - - - - - - - - 43.3 计时电路 - - - - - - - - - - - - 63.4 校正电路模块 - - - - - - - - - - - - 63.5 整点报时模块 - - - - - - - - - - - - 83.6 闹钟功能模块 - - - - - - - - - - - - 84、设计总电路原理 - - - - - - - - - - - - - 9二．总结部分5. 调试、仿真与下载 - - - - - - - - - - - - - 106.实验结果 - - - - - - - - - - - - - 107. 实验中遇到的问题与解决方法 - - - - - - - - - 118. 实验体会与收获 - - - - - - - - - - - - - 12 9．参考文献 - - - - - - - - - - - - - - - - 12摘要：本实验利用QuartusII软件，结合所学的数字电路的知识设计一个24时多功能数字钟，具有正常分、秒计时，动态显示，保持、清零、快速校分、整点报时、闹钟功能。
文章分析了整个电路的工作原理，还分别说明了各子模块的设计原理和调试、仿真、编程下载的过程，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案。
eda实验报告完整版
EDA实验报告焦中毅201300121069实验1 4选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M （A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
四、实验要求1．用硬件描述语言编写四位二进制码 比较器的源文件； 2．对设计进行仿真验证； 3．编程下载并在实验开发系统上进行 硬件验证。
EDA实验报告
海南师范大学物理与电子工程学院实验报告( ---- 学年第一学期)课程名称：专业班级：学号：姓名：实验一：原理图输入法设计与仿真实验时间：六、实验心得实验二七人表决器的设计3、引脚匹配实验三 显示电路设计一、实验目的1、学习7段数码显示译码器设计；2、学习VHDL 的多层设计方法。
二、实验仪器设备1、PC 机一台2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理1、七段数码显示工作原理（共阴极接法）7 段数码是纯组合电路，通常的小规模专用IC ，如74 或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2 进制的，所以输出表达都是16 进制的，为了满足16 进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。
作为7 段译码器，输出信号LED7S 的7 位分别接数码管的7 个段，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7 个段：g 、f 、e 、d 、c 、b 、a 分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h 。
2、显示代码概念 显示代码a b cdefg四、实验内容1、编写7段译码器VHDL 源程序。
2、在Quartus Ⅱ软件上编译和仿真。
3、锁定管脚，建议选择实验电路模式6，显示译码输出用数码8 显示译码输出(PIO46-PIO40)，键8、键7、键6 和键5 四位控制输入。
4编程下载与硬件验证。
5、记录系统仿真和硬件验证结果。
五、实验结果：2、波形仿真图：4、 引脚锁定：六、实验心得： 其实本实验的显示我们在模电里面就学习过了，也用集成块进行过实验，本实验用程序加硬件完成。
真所谓条条道路通罗马！实验四 四位全加器一、实验目的通过实验让学生熟悉Quartus Ⅱ的VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。
eda实验报告完整版
eda实验报告完整版EDA实验报告一、文献综述EDA，全称为Exploratory Data Analysis，是一种数据探索性分析方法。
EDA通过多种可视化工具和数据分析技术快速探索数据集的特征和结构，从而发现其中的规律和异常，确定数据的可靠性和种类。
EDA的主要目的在于对数据进行全面的分析和理解，为后续的数据处理和建模提供参考。
EDA作为数据预处理的重要步骤，在数据分析和建模中占据着重要的地位。
目前，随着数据收集、存储和分析技术的快速发展，EDA正在成为数据分析中不可缺少的部分。
在大数据时代，EDA的发展已经超越了其传统的数据探索性分析功能，成为了快速调试和优化模型的重要手段。
二、实验目的本次实验旨在掌握EDA技术方法和可视化工具，在实际数据集中进行数据预处理和探索性分析。
主要目标包括：1.掌握常用的EDA方法和可视化工具。
2.通过对实际数据集处理和分析，了解数据的特征和结构。
3.确定数据集的质量、可靠性和种类。
4.为后续的数据处理和建模提供参考。
三、实验流程1.数据集的加载和清洗本次实验选用的数据集为Iris数据集，包含了鸢尾花的三个品种（Setosa、Versicolour、Virginica）的四个特征（sepal length、sepal width、petal length、petal width）共150个样本。
由于Iris数据集已经经过处理，因此不需要进行特殊的预处理。
为了更好地探索Iris数据集，我们将其存储为dataframe格式，以方便进行数据的各类统计和可视化。
2.数据特征的可视化在数据特征的可视化中，我们使用了多种可视化工具包括：ggplot2和ggpubr。
下面是我们在R语言环境下所使用的代码。
# 加载ggplot2和ggpubrlibrary(ggplot2)library(ggpubr)#加载Iris数据集data("iris")df = iris# 1.绘制直方图hist <- ggplot(df, aes(x = Sepal.Length)) +geom_histogram(fill = "blue", alpha = .5, bins = 30) +ggtitle("Distribution of Sepal.Length")# 2.绘制密度图density <- ggplot(df, aes(x = Sepal.Width, fill = Species)) +geom_density(alpha = .5) +scale_fill_manual(values = c("#00AFBB", "#E7B800", "#FC4E07")) +ggtitle("Density plot of Sepal.Width")# 5.绘制箱线图boxplot <- ggplot(df, aes(x = Species, y = Sepal.Length, fill = Species)) + geom_boxplot() +ggtitle("Boxplot of Sepal.Length by Species")上述代码会生成6个图表，分别为直方图、密度图、散点图、热力图、箱线图和柱状图。
EDA实验实验报告2
EDA实验实验报告学号：姓名：彭文勇院系：微电子技术系专业：嵌入式教师：李海2010年12月实验一一位全加器的设计实验地点：第二实验楼405同组人员：孙腾坤一、实验目的通过次实验我们逐步了解、熟悉和掌握FPGA开发软件Quartus II 的使用及Verilog HDL的编程方法。
学习用Verilog HDL语言以不同的方式来描述1位全加器及电路的设计仿真和硬件测试。
二、实验原理和内容本实验的内容是建立一个1位全加器。
具体内容包括：（1）使用Quartus II建立工程、编写程序；（2）进行波形仿真验证；（3）进行硬件测试。
通过SmartSOPC试验箱上的按键KEY1~KEY3输入信号，分别为A、B和cin,并通过LED1~ＬＥＤ３指示相应的状态。
输出Ｓｕｍ和ｃｏｕｔ通过LED7和LED8指示（灯亮表示输入或输出为“1”）。
三、实验步骤（1）启动Quartus II建立一个空白工程，然后命名为full_add。
（2）新建Verilog HDL源文件full_add.v，输入程序代码并保存，然后进行综合编译。
若在编译过程中发现错误，则找出并更正错误，直至编译成功为止，并生成图形符号文件full_add.bdf。
（3）波形仿真验证。
（4）新建图形设计文件命名为full_add.bdf并保存。
微电子技术系（5）选择目标器件并对相应的引脚进行锁定，我们选Altera公司Cyclone系列的EP1C6Q240C8芯片，引脚锁定方法参考实验书后面的附录A引脚分配。
将为使用的引脚设置为三态输入（一定要设置否则可能损坏芯片）。
（6）将full_add.bdf设置为顶层实体。
对该工程文件进行全程便已处理。
若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
（7）将跳线短接帽调解到JP6的KEY1~KEY3、LED0~ＬＥＤ２、LED6和ＬＥＤ７，使KEY1~KEY3、LED１~ＬＥＤ３、LED７、LED８与芯片对应的引脚相连。
数字逻辑与EDA设计 实验4-8实验报告
1、熟悉EDA工具的使用；仿真基本门电路。
2、仿真组合逻辑电路。
3、仿真时序逻辑电路。
4、基本门电路、组合电路和时序电路的程序烧录及验证。
5、数字逻辑综合设计仿真及验证。
实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL 设计的方法。
二、实验环境Libero仿真软件。
三、实验内容1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个．．．．）的综合结果，以及相应的仿真结果。
四、实验结果和数据处理1、所有．．模块及测试平台代码清单//74HC00代码-与非// 74HC00.vmodule HC00(DataA, DataB,Y);input [3:0]DataA,DataB;output [3:0]Y;assign Y=~(A&B);endmodule//74HC00测试平台代码// testbench.v`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;HC00 u1(a,b,y);initialbegina=4'b0000;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule//74HC02代码-或非module HC02(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=~(A|B);endmodule//74HC04代码-非module HC04(A,Y);input [4:1]A;output [4:1]Y;assign Y=~A;endmodule//74HC08代码-与module HC08(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=A&B;endmodule//74HC32代码-或module HC32(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=A|B;endmodule//74HC86代码-异或module HC86(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=A^B;endmodule/门电路测试平台代码// testbench.v`timescale 1ns/1nsmodule testbench();reg [4:1] a,b;wire [4:1] y;HC00 test(a,b,y);initialbegina=4'b0000;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111;b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同．．，调整窗口．．．．．．．．．．．．．．．．．）。
EDA实验报告
EDA实验报告一、实验目的本次 EDA 实验的主要目的是熟悉电子设计自动化（EDA）软件的使用，掌握数字电路的设计、仿真和实现流程，提高对数字逻辑电路的理解和设计能力。
二、实验设备与环境1、计算机一台2、 EDA 软件（如 Quartus II 等）三、实验原理1、数字逻辑基础数字电路中的基本逻辑门包括与门、或门、非门、与非门、或非门等。
通过这些基本逻辑门的组合，可以实现各种复杂的数字逻辑功能。
2、组合逻辑电路组合逻辑电路的输出仅取决于当前的输入，不存在存储单元。
常见的组合逻辑电路有加法器、编码器、译码器等。
3、时序逻辑电路时序逻辑电路的输出不仅取决于当前的输入，还与电路的过去状态有关。
常见的时序逻辑电路有计数器、寄存器等。
四、实验内容1、设计一个简单的加法器使用基本逻辑门设计一个两位加法器，输入为两个两位的二进制数A 和 B，输出为它们的和 S 以及进位 C。
2、设计一个 4 位计数器实现一个 4 位的计数器，能够在时钟信号的上升沿进行计数，计数范围为 0 到 15。
3、设计一个数码管显示译码器将输入的 4 位二进制数转换为数码管的 7 段显示编码，实现数字 0 到 9 的显示。
五、实验步骤1、加法器设计（1）打开 EDA 软件，创建一个新的项目。
（2）使用原理图输入方式，绘制出加法器的逻辑电路图，包括两个半加器和一个或门。
（3）对设计进行编译，检查是否存在语法错误。
（4）创建仿真文件，设置输入信号的激励，进行功能仿真，观察输出结果是否符合预期。
2、计数器设计（1）在项目中新建一个模块，使用 Verilog HDL 语言描述计数器的功能。
（2）编写测试代码，对计数器进行仿真验证。
（3）将计数器下载到硬件开发板上，通过观察实际的输出结果验证其功能。
3、数码管显示译码器设计（1）同样使用原理图输入方式，设计数码管显示译码器的逻辑电路。
（2）进行编译和仿真，确保译码器的功能正确。
（3）将译码器与计数器连接起来，实现数码管的动态显示。
EDA实验报告-实验1-简单组合逻辑设计
暨南大学本科实验报告专用纸课程名称EDA实验成绩评定实验项目名称简单组合逻辑设计指导教师郭江陵实验项目编号01 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程组号：A6一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。
EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。
请参考前面第二章中关于“电源模块”的说明。
二、实验目的1、熟悉Max+Plus II下简单的VHDL文本方式设计。
2、学习使用JTAG接口下载逻辑电路到CPLD并能调试到正常工作。
3、熟悉数字电路集成设计的过程。
三、实验原理译码器是把输入的数码解出其对应的数码，例如：BCD至7段显示器执行的动作就是把一个四位的BCD码转换成7个码的输出，以便在7段显示器上显示这个十进制数。
译码器有N个二进制选择线，那么最多可译码转换成2N个数据。
当一个译码器有N条输入线及M条输出线时，则称为N×M的译码器。
3×8译码器是依此而来。
3×8译码器真值表如下表所示：四、实验内容把译码器的输入接到拨码开关，输出端接8个LED灯，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证3×8译码器的工作状态。
五、实验要求学习使用Max+Plus II 的使用VHDL 语言组成简单的数字逻辑电路。
六、设计框图及原理图首先判断使能端口EN 状态，当其满足高电平时，判断三个输入端口A2、A1、A0的状态来决定输出，如使能端口为低电平则固定输出不受三个逻辑输入A2、A1、A0的影响，使能有效时按照三个输入状态来决定八个输出的状态。
eda课程设计实验报告
eda课程设计实验报告一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握EDA工具的使用方法。
2. 学生能运用所学知识，设计并实现基本的数字电路。
3. 学生了解数字电路的设计流程，掌握设计规范，具备初步的电路分析能力。
技能目标：1. 学生能独立操作EDA软件，完成电路的原理图绘制、仿真和布局布线。
2. 学生通过实验报告的撰写，提高实验数据分析、总结归纳的能力。
3. 学生在小组合作中，提高沟通协调能力和团队协作能力。
情感态度价值观目标：1. 学生培养对电子科学的兴趣，激发创新意识，增强实践能力。
2. 学生在实验过程中，形成严谨的科学态度，提高问题解决能力。
3. 学生通过课程学习，认识到科技发展对国家和社会的重要性，增强社会责任感。
课程性质：本课程为实践性较强的电子设计课程，旨在培养学生的实际操作能力、创新意识和团队合作精神。
学生特点：六年级学生具有一定的电子知识基础，好奇心强，喜欢动手实践，但需加强对理论知识的理解和应用。
教学要求：结合学生特点，注重理论与实践相结合，充分调动学生的积极性，提高学生的实践能力和创新能力。
将课程目标分解为具体的学习成果，便于教学设计和评估。
二、教学内容根据课程目标，本章节教学内容主要包括以下几部分：1. EDA基本概念与工具介绍- 电子设计自动化原理简介- 常用EDA软件功能与操作方法2. 数字电路设计基础- 数字电路基本元件及功能- 原理图绘制与仿真分析3. 布局布线与PCB设计- PCB设计流程与方法- 布局布线技巧与规范4. 实验报告撰写- 实验数据整理与分析- 实验总结与反思教学大纲安排如下：第一周：- EDA基本概念与工具介绍- 数字电路基本元件及功能第二周：- 原理图绘制与仿真分析第三周：- 布局布线与PCB设计第四周：- 实验报告撰写教学内容与教材关联性：本教学内容与教材《电子技术基础与实践》第六章“电子设计自动化”相关章节紧密相连，确保了教学内容的科学性和系统性。
数电实验eda工具软件的使用实验报告
数电实验eda工具软件的使用实验报告数电实验eda工具软件的使用实验报告篇一：E DA工具软件的使用实验报告实验报告一、实验名称：EDA工具软件的使用二、实验目的：初步掌握软件的使用方法；初步掌握设计电路的图形输入法。
三、实验任务：利用图形输入法，输入、仿真、简单的逻辑电路，以掌握软件的使用方法。
四、实验设备与元器件：1.计算机2.Quartu sⅡ软件五、实验要求：1. 采用与、或、非门，设计异或门，仿真其功能并与理论值比较；2. 采用与、或、非门，设计组合电路F，仿真其功能并与理论值比较。
六、实验设计说明：1.异或门逻辑表达式为： F=A?B=A+B2.组合电路的逻辑表达式为：F=AC?BC?B(AC?AC) 七、实验内容和步骤：1.异或门：真值表：*QuartusⅡ软件设计电路：在QuartusⅡ软件里建立工程—B lck Diagra m/Schemati c File 文件后按异或门逻辑表达式设计好电路实验电路图：按上图设计好电路后，通过编译无错后再进行仿真。
仿真图：由图知仿真结果延迟了约11ns，其结果与列出的真值表相同。
所以该实验电路是正确的。
2.组合电路：真值表：在Quart usⅡ软件里建立工程—Blck Dia gram/Schem atic File文件后按组合电路逻辑表达式设计好电路。
组合电路图：按上图设计好电路后，通过编译无错后再进行仿真。
仿真图：由图知仿真结果延迟了约10ns，其结果与列出的真值表相同。
所以该实验电路是正确的。
八、实验总结：通过本次实验已经初步掌握了QuartusⅡ软件的使用方法，并掌握了如何利用Qua rtusⅡ软件进行利用图形输入法输入和仿真简单的逻辑电路。
篇二：数字电路与ED A实践实验报告实验名称逻辑代数基础与逻辑门电路仿真实验课程名称数字电路与E DA实践实验时间201X年XX 月XX日（第2-5周）实验名称组合逻辑电路仿真实验课程名称数字电路与EDA实践实验时间 201X年XX月XX日（第6-7周）实验名称触发器仿真实验课程名称数字电路与EDA实践实验时间201X年XX月X X日（第8-9周）实验名称时序逻辑电路仿真实验课程名称数字电路与EDA实践实验时间 201X年XX月XX日（第10-11周）实验名称脉冲波形的产生与整形电路仿真实验课程名称数字电路与EDA实践实验时间 201X年XX月X X日（第12-13周）篇三：E DA实验报告《数字电路与系统设计》E DA实验报告班级：021014学号：021012** 姓名：张** 西安电子科技大学电子工程学院双路并行交通灯实验设计一、实验功能介绍本系统是根据实际交通情况，利用veri lg语言设计，并在B asys2 FPGA开发板上实现的双路并行交通灯。
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实验报告
课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵
指导教师_____林小平 _________ 2013年 12 月24 日
一、 实验目的
1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。
2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。
3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。
4. 掌握Libero IDE 基于FPGA 的设计流程。
5. 熟悉FPGA 的设计与开发流程。
熟悉芯片烧录的流程及步骤。
二、 实验要求
1. 要求每人能独立完成实验。
严禁抄袭。
2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。
3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。
4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。
5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连
线，验证代码的正确性。
6. 纸制版的封面单面打印，其他页面必须双面打印。
全班刻一张光盘。
三、 实验内容
1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数
，写出模块代码和测试平台代码。
2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。
3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分
配引脚，最后通过烧录器烧录至FPGA 核心板上。
4. 按分配的引脚连线，实测相应功能并记录结果。
四、 实验结果与截图
1. 模块及测试平台代码清单。
模块代码 // 74HC138.v
module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn;
input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y;
integer I;
always @(DataIn or Enable1 or Enable2 or Enable3) begin
if(Enable1||Enable2||!Enable3) Eq=0;
AC BC AB Y ++=
else
for(I=0;I<=7;I=I+1)
if(DataIn==I)
Eq[I]=1;
else
Eq[I]=0;
if(Eq[3]|Eq[5]|Eq[6]|Eq[7])
y=1;
else
y=0;
end
endmodule
平台代码
// testbench.v
`timescale 1ns/10ps
module testbench;
reg[2:0] in;
reg enable1,enable2,enable3;
wire[7:0] eq;
wire y;
decoder3_8_1 u1(in,enable1,enable2,enable3,eq,y);
initial
begin
in=0;
repeat(20)
#20 in=$random;
end
initial
begin
enable1=0; enable2=0;enable3=1;
#200 enable3=0;
end
endmodule
2.第一次仿真结果。
（将波形窗口背景设为白色
．．，调整窗口至合适大小，使波形能完整显示，
对窗口截图
．．。
）
3.综合结果（截图
．．）。
（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图。
）
4. 第二次仿真结果（综合后）（截图
．．）。
回答输出信号是否有延迟，延迟时间约为多少？
有延迟，约为400ps
5.第三次仿真结果（布局布线后）（截图
．．）。
回答输出信号是否有延迟，延迟时间约为多少？
分析是否有出现竞争冒险。
延迟约4191ps，因为存在毛刺,故有竞争冒险
注：X为任意状态
五、结论与体会
通过本次实验,基本掌握了基本门电路的主要用途以及验证它们的逻辑功能。
理解了常用组合逻辑电路的基本原理及其逻辑电路功能。
对常用时序逻辑电路的基本原理及其逻辑电路功能有了更清晰的认识。
学会了Libero IDE基于FPGA的设计流程。
熟悉FPGA的设计与开发流程。
熟悉芯片烧录的流程及步骤。