cadence6.6差分约束规则
差分约束
（本文假设读者已经有以下知识：最短路径的基本性质、Bellman-Ford算法。
）比如有这样一组不等式：X1 - X2 <= 0X1 - X5 <= -1X2 - X5 <= 1X3 - X1 <= 5X4 - X1 <= 4X4 - X3 <= -1X5 - X3 <= -3X5 - X4 <= -3不等式组(1)全都是两个未知数的差小于等于某个常数（大于等于也可以，因为左右乘以-1就可以化成小于等于）。
这样的不等式组就称作差分约束系统。
这个不等式组要么无解，要么就有无数组解。
因为如果有一组解{X1, X2, ..., Xn}的话，那么对于任何一个常数k，{X1 + k, X2 + k, ..., Xn + k}肯定也是一组解，因为任何两个数同时加一个数之后，它们的差是不变的，那么这个差分约束系统中的所有不等式都不会被破坏。
差分约束系统的解法利用到了单源最短路径问题中的三角形不等式。
即对于任何一条边u -> v，都有：d(v) <= d(u) + w(u, v)其中d(u)和d(v)是从源点分别到点u和点v的最短路径的权值，w(u, v)是边u -> v的权值。
显然以上不等式就是d(v) - d(u) <= w(u, v)。
这个形式正好和差分约束系统中的不等式形式相同。
于是我们就可以把一个差分约束系统转化成一张图，每个未知数Xi对应图中的一个顶点Vi，把所有不等式都化成图中的一条边。
对于不等式Xi - Xj <= c，把它化成三角形不等式：Xi <= Xj + c，就可以化成边Vj -> Vi，权值为c。
最后，我们在这张图上求一次单源最短路径，这些三角形不等式就会全部都满足了，因为它是最短路径问题的基本性质嘛。
话说回来，所谓单源最短路径，当然要有一个源点，然后再求这个源点到其他所有点的最短路径。
那么源点在哪呢？我们不妨自已造一个。
差分约束——精选推荐
while(hh != tt) {
int u = q[hh ++]; if(hh == N) hh = 0;
st[u] = false;
for(int i = h[u]; ~i; i = ne[i]) {
int v = e[i]; if(dist[v] < dist[u] + w[i]) {
dist[v] = dist[u] + w[i]; if(!st[v]) {
Sb >= Sa-1 + c Si >= Si-1 + 0 Si-1 >= Si - 1 因为使用前缀和，所以需要将区间下标映射到[1 , 50001],将0空出来；同时由Si >= Si-1 + 0知，0可以作为源点，使得可以遍历所有的边 代码
#include <iostream> #include <cstring> using namespace std; const int N = 50010 , M = N * 3; int e[M] , ne[M] , w[M] , h[N] , idx; int dist[N] , q[N]; bool st[N]; int n;
因此，可以将求不等式组的可行解转换成在对应图中求单源最短路
Part1.求不等式组的可行解
源点需要满足的条件：从源点出发，一定可以走到所有的边（否则所求结果并未满足全部的约束条件）
步骤
先将每一个不等式xi ≤ xj + ck，转化成一条从xj走到xi,长度为ck的一条边
找一个超级源点，使得该源点一定可以遍历所有边
x = 5 B >= A
以及隐含条件“每个小朋友都能够分到糖果”:
cadence差分线规则
cadence差分线规则一、前言在PCB设计中，差分线是一种常见的信号传输方式。
差分线可以有效地减少信号的干扰和噪声，并提高信号的可靠性和稳定性。
因此，在PCB设计中，差分线的规则非常重要。
本文将详细介绍CADENCE差分线规则，包括差分线的定义、设计原则、布局要求、层间距离、走线宽度等方面。
希望能够对PCB设计工程师有所帮助。
二、差分线的定义差分信号是指由两个相反极性但大小相等的信号组成的信号。
在PCB 设计中，为了保证信号传输质量，需要使用差分线来传输一些重要的高速数字和模拟信号。
三、设计原则1. 差分对必须成对布局，并且尽可能平行地走向。
2. 差分对之间应保持足够大的距离以避免干扰。
3. 差分对应该与其他信号线隔离开来以避免互相干扰。
4. 差分对应该尽可能短，并且需要采用合适的阻抗匹配技术以确保数据传输质量。
5. 在布局过程中，需要考虑到差分线的信号源和负载，并且尽量减少信号源和负载之间的距离。
四、布局要求1. 差分线应该尽可能平行地走向，以减少串扰和噪声。
2. 差分对之间应保持足够大的距离以避免干扰。
一般来说，差分对之间的距离应该大于3倍的差分线宽度。
3. 差分对应该与其他信号线隔离开来以避免互相干扰。
一般来说，差分对与其他信号线之间的距离应该大于5倍的差分线宽度。
4. 在布局过程中，需要考虑到差分线的信号源和负载，并且尽量减少信号源和负载之间的距离。
这可以通过调整元件位置或者增加电容等被动元件来实现。
五、层间距离在PCB设计中，层间距离是一个非常重要的参数。
层间距离指的是两个相邻层之间的最小距离。
在设计差分线时，需要考虑到层间距离对信号传输质量的影响。
一般来说，层间距离应该大于差分线宽度的两倍。
如果层间距离太小，就会导致信号串扰和噪声。
六、走线宽度走线宽度是指PCB板上的导线宽度。
在设计差分线时，需要考虑到走线宽度对信号传输质量的影响。
一般来说，差分线的走线宽度应该在4-10mil之间。
allegro 16.3 约束规则设置
Allegro 16.3约束规则设置约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。
可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。
电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
以下图为一约束设置窗口。
一、说明先解释一下约束的类型以及约束中用到的简写名词，如下图所示：1、NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。
如下图所示。
2、NCC（Net Class-Class）一般用在约束组与组之间的间距的时候使用，如下图。
3、DPr（Differential Pairs）差分对一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。
差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。
•模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。
•用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。
以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明：差分对的worksheets包含5个主要的约束目录：(1)Pin Delay此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。
(2) 不耦合长度(Uncoupled Length)不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。
差分约束系统详解
差分约束系统在一个差分约束系统(system of difference constraints)中，线性规划矩阵A的每一行包含一个1和一个-1，A的其他所有元素都为0。
因此，由Ax≤b给出的约束条件是m个差分约束集合，其中包含n个未知量，对应的线性规划矩阵A为m行n列。
每个约束条件为如下形式的简单线性不等式：xj-xi≤bk。
其中1≤i,j≤n，1≤k≤m。
例如，考虑这样一个问题，寻找一个5维向量x=(xi)以满足：这一问题等价于找出未知量xi，i=1,2,…,5，满足下列8个差分约束条件：x1-x2≤0x1-x5≤-1x2-x5≤1x3-x1≤5x4-x1≤4x4-x3≤-1x5-x3≤-3x5-x4≤-3该问题的一个解为x=(-5,-3,0,-1,-4)，另一个解y=(0,2,5,4,1)，这2个解是有联系的：y中的每个元素比x中相应的元素大5。
引理：设x=(x1,x2,…,xn)是差分约束系统Ax≤b的一个解，d为任意常数。
则x+d=(x1+d,x2+d,…,xn+d)也是该系统Ax≤b的一个解。
约束图在一个差分约束系统Ax≤b中，m X n的线性规划矩阵A可被看做是n顶点，m条边的图的关联矩阵。
对于i=1,2,…,n，图中的每一个顶点vi对应着n个未知量的一个xi。
图中的每个有向边对应着关于两个未知量的m个不等式中的一个。
给定一个差分约束系统Ax≤b，相应的约束图是一个带权有向图G=(V,E)，其中V={v0,v1,…,vn}，而且E={ (vi,vj) : xj-xi≤bk是一个约束}∪{ (v0,v1) , (v0,v2) , … , (v0,vn) }。
引入附加顶点v0是为了保证其他每个顶点均从v0可达。
因此，顶点集合V由对应于每个未知量xi的顶点vi和附加的顶点v0组成。
边的集合E由对应于每个差分约束条件的边与对应于每个未知量xi的边(v0,vi)构成。
如果xj-xi≤bk是一个差分约束，则边(vi,vj)的权w(vi,vj)=bk（注意i和j不能颠倒），从v0出发的每条边的权值均为0。
Cadence差分线走线规则
Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001Author :SOFERCreate Date :2005-5-30Rev :1.00Allegro 15.x差分线布线规则设置文档内容介绍：1.文档背景 (3)2.Differential Pair信号介绍 (3)3.如何在Allegro中定义Differential Pair属性 (4)4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8)5.怎样设定Differential Pair对与对之间的间距 (11)1.文档背景a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。
b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。
c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。
虽然Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。
2.Differential Pair信号介绍差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。
何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。
而承载差分信号的那一对走线就称为差分走线。
差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
16.5差分线规则设置
CADENCE16.5差分线规则设置方法
第一步，定义差分线对（将两个net匹配为一对差分线）
选择菜单LOGIC→Assign Differential pair，在弹出的对话框（图1）中定义差分对。
图1
注意：要一对一对的进行匹配，最好把需要匹配成差分对的线用不同颜色高亮，这样就不会有遗漏。
匹配完成后，打开规则管理器查看，系统自动给每对差分对命名，并列入NET表中，如下图2所示：
图2
第二步：建立差分线的物理规则和间距规则
01，添加空间规则
在规则管理器中选中spacing，展开spacing constraint set选项，建立差分规则表，
02，添加差分对空间规则数据
03，添加空间规则
在规则管理器中选中spacing，展开Physical constraint set选项，建立差分规则表，方法同，空间规则中建立差分规则表一样。
02，添加差分对物理规则数据
第三步：分别加载差分物理与空间规则
01，添加差分线的物理规则，如下图
02，添加差分线的空间的空间规则，如下图：
第四步：如果所添加差分线规则和添加的其他规则有冲突，还需要设置优先级，以后再讲。
谷海笑
2012.4.10。
cadence约束管理器总体设置
cadence约束管理器设置是布线过程中很重要的一步，相关的设置可以使得布线事半功倍，还可以提高走线信号的信号质量，下面具体说一下。
这篇文章图片大约46张，读者要仔细看看，需要说明的我会用文字解释一下，这些截图都是一步一步的操作，按着顺序的，没有间断，或者跳转，有些书籍，讲解东西，跳来跳去的，我不喜欢。
这篇文章的思路是，介绍约束管理器中各个约束项，然后看看各个约束项产生的效果，接下来使用一个例子来说明整个流程，创建一个CEBUS总线，建立CEBUS的ECSET，分配该ECSET给CEBUS，然后再PCBEDITOR中对CEBUS布线，布线过程中调整走线，以便符合CEBUS的ECSET，最后验证一下。
我还是用于博士的那个电路板来说明吧，真的要谢谢于博士的，希望大家购买他的书籍，支持一下。
我们打开约束管理器，对照约束管理器中间的相关约束项一个一个说明一下。
拓扑结构。
阻抗约束。
最大线长和最小线长约束总线长约束，我这里不用。
差分约束等线长约束，这个很重要，设置比较麻烦的也是它。
接下来，我们看看，约束设置以后，布线后的情况，上面的那个后缀是M1 M2 M3名称代表match group ，它就是实现等长约束的，SCOPE 选项有local 和global 之分，local 用于同一个网络的等长，比如T 型结构的2个分支，它们需要等长就要设置local ，不同网络间的等长要使用global ，比如ED0 ,ED1 ,ED2 ……之间的等长。
下面我就使用现有的电路板创建一个CE总线，其实没有必要对CE走线约束，但是我这里是为了说明上面的一套流程，所以就建立了一个CE的BUS。
建立一个ECSET，要分配给CEBUS的ECSET.下面的操作就是为这个ECSET设置好相关的约束选项，如果线长，阻抗，等长，差分等等。
要给等长添加一个match group。
到这里我们的ECSET建立和设置好了，接下来，我们把这个ECSET分配给CEBUS这个总线。
Allegro线宽、间距、等长、差分
A llegro 中的约束规则设置Allegrophan 刚好五个字w w w .pc b b b s .c o m修订记录日期版本描述作者2008-12V1.0初版，学完的总结。
适用于Cadence 15.5版本。
Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。
添加一些说明性文字。
感谢群里的佳猪、梦姑娘等朋友的指正！Allegrophanw w w .p c b b b s .c o m目录一：Physical （Line/vias ）rule 物理特性（线宽和过孔）约束设置：.............41）“Set values”设置约束特征值....................................................................52）“Attach property ”绑定约束.....................................................................63）“Assignment table ”约束规则分配........................................................8二“Spacing rule”间距约束设置...........................................................................91）“Set values ”设置约束特征值................................................................92）“Attach property ”绑定约束.................................................................103）“Assignment table ”约束规则分配......................................................11三Constraint areas 区域约束设置......................................................................12四Allegro 中走线长度的设置............................................................................131）差分线等长设置......................................................................................132）一组Net 等长..........................................................................................163）XNet 等长................................................................................................17w w w .p c b b b s .c o m线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下：“Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。
cadence约束规则设计
1，添加库：setup/user preferences/paths/libraby里面修改padpath和psmpath。
如图2，线宽约束默认线宽DEFUALT：8mil，过孔选择：VIA100-50-120电源线宽：20milSetup/constraints/physical/all layers option/create/physical cset/LW_20MIL。
把电源网络，地线，晶振管脚设置成LW_20MIL在net/all layers下，将VCC12N,VCC12P,VCC1V2,VCC3V3，VCC5V,GND,GND1V2，CYVDD,OSC_POWER设置成LW_20MILLW_12MIL的线宽同上。
过孔为VIA60-35-95，将CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成LW_12MIL3，线间距约束在spacing constraints set/all layers下创建Space_12mil 和space_20mil属性。
option/create/spacing cset/space_12MIL和space_20mil。
在net/all layers下将CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成SPACE_12MIL。
将OSC_CLK,REFIN,REF_OUT, REF2_OUT, REF4_OUT设置为SPACE_20MIL。
4，Xnet 设置Analyze/SI EMIsim/model browser,点击library mgmt点击set search path后出现对话框，点击add directory,把minisystem中的sigxp.run加进来。
然后选中选中加进来的路径，点击check lib。
Cadence布线规则设置检查
Cadence布线规则设置检查（软件版Cadence 16.6）用Cadence布完线的PCB文件检查它的布线规则，可以快速有效地了解布线情况，这里我们应用的是Cadence 16.6版本软件，这里用Allegro PCB Planner 打开drd文件如图3和图4所示，点击Setup选择Constrains，点击第二项Electrical 如图5所示，进入Allegro PCB Planner界面如图6图3图4点击Setup选择Constrains，点击第二项Electrical如图5所示，进入Allegro PCB Planner界面如图6图5图6这里我们主要关心NET选项下边的后两项Differential Pair和Relative Propagation Delay，前一个是差分对布线的规则设置情况，后一个可以查看具体布线的线长和延时信息。
图7这里选择Differential Pair，查看差分对的规则设置，鼠标右键单击PCB文件名（这里是XXH14a2）然后左键单击Analyze如图8，得到图9图8这里我们只看图9中的Static Phase这一栏，这一栏中的Tolerance和Margin 这两项有数据就表示对左边Name栏中差分对信号做了约束。
Tolerance值为允许的差分对两个成员网络的长度差。
图9选择Relative Propagation Delay，查看差分对的规则设置，鼠标右键单击PCB 文件名（这里是XXH14a2）然后左键单击Analyze如图10，得到图11图10图11中length一列对应的数值就是具体信号线布线的长度信息，可以根据之前的布线要求进行核对，主要看同一组数据线布线长度差值是否过大，要求的等长度布线是否符合要求等。
图110000感谢阅读！。
cadence166差分约束规则
差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。
1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。
点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。
点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。
点击Generate即可自动产生差分对。
2.在约束管理器中设置差分对。
在DSN上点击右键，在菜单中选择Create→Differential Pair。
即可弹出下面的对话框。
和上一种方法的设置差不多，这里就不再叙述了。
第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。
在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。
在表格中输入各项数值即可完成新规则的设置。
如图所示差分对约束参数主要有以下几个：1coupling paramaters 主要包括了Primary Gap 差分对最优先线间距（边到边间距）。
Primary Width 差分对最优先线宽。
Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。
Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。
如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。
cadence约束规则设计
1，添加库：setup/user preferences/paths/libraby里面修改padpath和psmpath。
如图2，线宽约束默认线宽DEFUALT：8mil，过孔选择：VIA100-50-120电源线宽：20milSetup/constraints/physical/all layers option/create/physical cset/LW_20MIL。
把电源网络，地线，晶振管脚设置成LW_20MIL在net/all layers下，将VCC12N,VCC12P,VCC1V2,VCC3V3，VCC5V,GND,GND1V2，CYVDD,OSC_POWER设置成LW_20MILLW_12MIL的线宽同上。
过孔为VIA60-35-95，将CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成LW_12MIL3，线间距约束在spacing constraints set/all layers下创建Space_12mil 和space_20mil属性。
option/create/spacing cset/space_12MIL和space_20mil。
在net/all layers下将CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN设置成SPACE_12MIL。
将OSC_CLK,REFIN,REF_OUT, REF2_OUT, REF4_OUT设置为SPACE_20MIL。
4，Xnet 设置Analyze/SI EMIsim/model browser,点击library mgmt点击set search path后出现对话框，点击add directory,把minisystem中的sigxp.run加进来。
然后选中选中加进来的路径，点击check lib。
Cadence约束管理器的基本介绍
Cadenc e原理图约束管理器的基本使用1.1 约束管理器简介约束管理器是一个交叉的平台，以工作薄（workbo ok）和工作表（worksheet）的形式通过用户定义约束管理来管理设计中的各个网络和管脚对。
例如控制某条网络的阻抗值和布线长度等等。
约束管理器具有以下功能：1)它以数据表格的形式与用户接口，使用户能够快速的获取，修改和删除用户定义的约束值。
2)它能够所有的定义的约束进行语法检查。
3)它提供约束的继承，在高等级对象中定义的约束能够被低等级对象所集成。
而且低等级对象可以重新定义约束覆盖从高等级对象继承下来的所有约束。
能够产生原理图和pcb板关于约束捕捉的报告。
2.1 原理图和pcb板间约束捕捉的同步原理图和pcb的约束同步是指在原理图或pcb中定义或修改的约束在原理图和p cb之间可以相互传递的（原理图到pc b或pcb到原理图）。
如下图1所示：图1 原理图与pc b板约束的同步3.1 带约束管理的设计流程带约束管理的设计流程与传统的设计流程相比，其主要包含了约束文件，该约束文件以设计板的名字命名，文件扩展名为.dcf，该文件放在设计板目录下的cons train ts目录下。
例如在E:\KS8695P_DEM O_V100.1目录下创建了KS8695P_D EMO_V100.1工程，设计板的名称为NETCAMERA，那么在E:\KS8695P_DEM O_V100.1\WORKLIB\NETCAMERA\CONSTR AINTS目下会产生n etcamera.dcf约束文件。
带约束管理的设计流程如下图2所示：图2 约束使能的设计流程3.1.1 从原理图导出约束管理到pcb在使能约束管理器的设计流程中，canden ce会产生5个必须发送pcb板上的文件：p stchi p.dat，pstrxp rt.datt，pstxne t.dat，pstcmd b.dat，pstcmb c.dat，其中前3个在传统的设计中也会产生，后2个是在使能约束管理器后产生的文件。
AllegroPCB设计中的约束管理
AllegroPCB设计中的约束管理Allegro PCB设计中的约束管理本章主要介绍⼀下约束管理器的使⽤，约束管理器贯穿于原理图设计、PCB 设计、仿真分析设计，这⾥主要讲述在PCB Editor中如何使⽤约束管理器来对信号进⾏约束设置。
⼀、约束管理器概述约束管理器是贯穿于整个PCB设计平台的⼀个对信号约束的⼯具，在整个项⽬的开发过程中，起着桥梁的作⽤。
我们可以在原理图设计阶段在约束管理器中设定约束来指导PCB设计；也可以在使⽤仿真分析⼯具仿真后，将仿真分析的拓扑添加到约束管理器中从⽽来驱动布局、布线。
约束管理器是以表格形式为基础的⼯作表形式，所以其操作简单、运⽤灵活。
它将印制电路板所有的⽹名以表格形式显⽰，不仅使设计者对⽹名⼀⽬了然且更加⽅便地对信号设定不同的规则。
对不同的规则如相对长度规则、总长度规则、曼哈顿长度规则等分了不同的栏显⽰以⽅便⼤家的规则设定。
⼆、约束管理器1、约束管理器的启动在Allegro PCB Design中，选择菜单命令Setup/Electrical ConstraintSpeadsheet或者单击Setup⼯具栏中的按钮，打开约束管理器，如图10_1所⽰。
10_12、约束管理器界⾯概述1）菜单栏约束管理器的菜单栏包括：File、Edit、Objects、Column、View、Analyze、Audit、Tools、Window及Help。
2）Electrical Constraint Set栏此栏主要是对电⽓规则来设定约束，包括：Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、All Constraint（所有的约束管理）。
3）Net栏Net栏主要对指定的⽹络来设置不同的约束规则，包括Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、Custom Measeurement（⽤户添加规则管理）、General Properties（通⽤属性设置）。
Candence约束管理器分册
约束管理器分册第一章约束管理器介绍约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。
约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。
可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。
本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。
电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
教材主要内容如下：•第1章～第7章主要关于原理图约束管理器使用：在约束管理器中提取ECs（电子约束）；在原理图和约束管理器中执行ECO；在Concept和PCB Design中传递ECs。
这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL 和PCB Design。
此教材不讨论Concept HDL和PCB Design不同模式和属性的细节，但是会详细地讨论约束管理器过程。
为了快速理解约束管理器的主要特点，可以看看Concept HDL的多媒体教材。
请见Help –Learning Concept HDL–Demos in Concept HDL。
将练习文件project.zip解压缩到一个空的路径\design。
确认设置环境变量CONCEPT_INST_DIR到Cadence 安装路径（一般安装时设置好了）。
第8章～第12章主要关于PCB约束管理器使用，但是省略了与原理图相同的部分。
本培训教材附两个练习文件：project.zip和golderboard.rar。
cadence中差分线的标注 -回复
cadence中差分线的标注-回复什么是cadence中差分线的标注？Cadence中差分线的标注是指在电路设计过程中，使用Cadence电路设计软件来添加差分线的标记以及参数化的设置。
差分线在高速电路设计中起着至关重要的作用，可以有效地减小信号的噪声和串扰，提高信号的传输质量和稳定性。
因此，正确地标注和设置差分线是电路设计过程中必不可少的一步。
那么，在Cadence中，我们如何进行差分线的标注呢？首先，打开Cadence软件并加载电路设计文件。
在打开文件后的工作空间中，我们可以看到电路的原理图和布局等设计元素。
接下来，找到或创建需要添加差分线的电路部分或信号路径。
在设计中，差分线通常用于传输高速信号，如时钟信号或数据信号。
因此，在设计中需要传输高速信号的电路区域通常是添加差分线的主要位置。
在选定要标注差分线的电路区域后，我们需要选择合适的差分线标记符号。
Cadence提供了一系列不同的差分线标记符号，如双平行线或双波浪线等。
可以根据设计的需要选择不同的标记符号。
选择差分线标记符号后，我们需要在设计中添加这些标记符号。
可以通过在信号路径上添加直线或曲线连接点的方式来模拟差分线标记符号。
我们可以使用Cadence提供的绘图工具，如直线和弯线工具，在设计中绘制符合标注要求的差分线标志。
完成差分线标记符号的添加后，我们需要对差分线进行参数化设置。
参数化设置包括差分线的长度、宽度、间距等。
这些参数会直接影响到差分线的传输特性和性能。
可以通过选中差分线并在属性框中输入相应的数值来设置差分线的参数。
除了基本的参数化设置外，Cadence还提供了更高级的差分线参数设置选项。
这些选项包括等长差分线、匹配阻抗差分线等。
通过这些高级设置，可以进一步优化差分线的传输性能和匹配性能。
在完成差分线的标注和参数化设置后，我们需要验证设计的正确性和可靠性。
可以使用Cadence的仿真工具，如Spectre或HSPICE等，对设计进行电路仿真。
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差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。
1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。
点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。
点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。
点击Generate即可自动产生差分对。
2.在约束管理器中设置差分对。
在DSN上点击右键，在菜单中选择Create→Differential Pair。
即可弹出下面的对话框。
和上一种方法的设置差不多，这里就不再叙述了。
第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。
在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。
在表格中输入各项数值即可完成新规则的设置。
如图所示差分对约束参数主要有以下几个：1coupling paramaters 主要包括了Primary Gap 差分对最优先线间距（边到边间距）。
Primary Width 差分对最优先线宽。
Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。
Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。
如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。
需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。
2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的数值。
对于不符合约束的差分对，会显示“DS”的DRC错误提示。
3 Dynamic Phase:动态相位检查，在16.3版本新加入的功能。
对差分对路径中每个转角之间造成的路径差异进行检查。
如在整个差分对网络中，正向与反向之间的走线差距不能超过“x mils”。
如果整个路径中的某一个位置，发生了两个信号之间相位偏移超过了规定的“x mils”，这个误差必须在“y mils”范围内补偿回来。
如下图x=20，y=600.设定约束时tolerance填入x值，max length 填入y值。
对于不符合约束的走线的路径会以高亮显现，并且显示DY错误。
4 Static Phase Tolerance 这个约束设置了两根差分线之间的差值，单位是mil或ns。
设置了此项后，在走线时会实时的显示走线差，在绿灯时符合约束。
如图在Net→routing→Differential Pair中也可以看到实际的值。
需要注意的是布线时“SPhase”显示的是裕量值（Margin），而并非实际值（Actual）。
裕量值的范围如图所示在-∞到+-公差区间内，实际线长比目标线长要短，裕量值为实际值—目标值+公差。
绿灯0意为实际值比目标值少公差值长，+裕量值越大意为实际线长越接近目标线长。
在+∞到+-公差区间内，实际线长比目标线长要长，裕量值为实际值—目标值—公差。
—裕量值越大意为实际线长越接近目标线长。
对于不符合约束的差分对会显示”DP”的DRC错误提示。
5 Uncoupled length：该约束限制了差分对的一对网络之间的不匹配长度。
差分对刚刚从芯片出来的走线通常是不耦合的，“gather contrlo”可以设置为“ignore（忽略）”和“include（包括）”，意思为在计算不匹配长度时是否包含差分对刚从芯片出来的这段不耦合的线长。
在在Net→routing→Differential Pair可以查看具体的数值。
对于不符合约束的差分对，会显示“DU”的DRC错误提示。
间距约束规则设置间距约束设置有两种方法；1，直接在spacing→net→all layer中填入各项数值。
2，创建约束规则，赋给各net。
这种方法管理方便，在 Physical 和 Spacing 设置中用后者比较好。
1，创建规则如图，点击右键后选择Create→Spacing Cset。
输入名字后点OK。
2.设计规则图示中的为all layer-line中的内容，可以设置连线到各个要素的约束，在all layer中还有其他的内容的约束，和图示内容基本一样，可以分别设置。
设置好后可以在all layer-all中查看一下，这里包括了所有约束的内容。
3.赋予规则在net-all layer中，设置Referenced Spacing Cset栏即可选择不同的约束规则，如图所示。
Net class-class的间距设置NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。
NCC（Net Class-Class）也就是设置不同class组相遇后的间距设置。
首先建立class组。
首先在net-all layer中复选多个对象，右键后选择Create-Class。
输入Class名后即可建立class。
设置class-class规则如图，在Net Class-Class –all layer中点击右键选择Creat- Class-Class，即可弹出以下对话框。
分别选择不同的class组后即可建立class-class对。
如图，CCls LED设置的是class组LED内部的间距规则。
CCls 48设置的是class组LED对class组48的间距规则。
same net spacing工作表在Spacing工作表下还有same net spacing工作表，用于对同一网络上的不同元素进行间距约束。
在16.2以前的版本中只能选择是否开启same net DRC检查，16.2后专门独立出一个工作表，可以设置详细的数值。
规则设置和Spacing规则设置没有多少差异，可以和Spacing规则设置的一样。
需要在Analysis – Analysis Modes -- same net spacing Modes中开启分析选项，如图。
并在same net spacing – Options中开启相应层的DRC选项，如图。
为了避免和Spacing DRC混淆，Same Net Spacing DRC显示为小写，如图。
区域约束规则设置region约束就是15.X 的 Area 约束。
在pcb布线时有些区域比如bga封装区因为过孔密集需要特殊的线宽线距约束，此时设置region就可以满足要求首先，创建region区域。
在physical或者 spacing工作表下新建一个区域(Region)约束。
输入名字。
建立完成后，在pcb板上画出一个区域。
选择 shape-regtanglar，注意在右边的options 窗口中，active class subclass 选择 constrait region，选定你需要约束的那一层，在 assign to region 里选择刚刚建好的好个区域规则(RGN2)将这个规则指定到这个区域中。
建好了region就可以赋予相应的规则了。
建立区域物理规则如图，在菜单中选择Create – region-class，弹出的对话框中选择需要约束的class组，就可以建立在该区域下class组的走线物理约束规则。
设定好约束后，在region区域就会按照特定的规则走，出了region后就按照一般的规则走。
建立区域间距约束规则创建region-class规则如图，在菜单中选择Create – region-class，弹出的对话框中选择需要约束的class组，就可以建立在该区域下class组的走线间距约束规则。
创建region-class-class规则、如图，在菜单中选择Create – region-class-class，弹出的对话框中选择需要约束的两组class组，就可以建立在该区域下两组class组相遇时的走线间距约束规则。
如图所示，在区域内设置两线最小间距1mil，布线时间距不少于1mil就不会有DRC错误。
等长约束设置首先设置管脚对(pin pair).在Electrical-net-Relative Propagation Daley工作表中，选中要建立的网络名，右键选择Create-Pin Pair。
在弹出的对话框中选择管脚。
创建match group将所有设置等长的网络创建好的管脚对后，选中管脚对，右键选择create-match group。
输入名字后即可创建match group。
等长设置设置好match group后就可设置等长了。
主要设置参数如下图所示Scope:可以选择Local和global。
Local意为仅比较同一Net或XNet内的管脚对，Global意为比较同一Match Group内的所有管脚对。
一般选择Global即可。
Pin delay：大多是在pin之间的延时不一致时，需要做一个补偿，那就需要设置pin delay，指的是IC包装内部的长度。
需要在菜单Analyze -> Analysis Modes 填入->Options.勾Analyze选PinDelay开启此功能。
打开后，在计算线长时就会包括这段线长。
另外pin delay下的Z Axis Delay指的是计算线长时是否考虑Via的长度，设置好了叠层参数后就会加上via的长度。
delta：tolerance：这项控制了match group内的线长差。
单位有三种：ns，mil，%；单位%指以目标线的N%为公差。
对已经走好的线，以最长值为目标线。
Delta指的是基准线比目标线长还是短，长则写入+delta值，短则写入-delta 值，和目标线一样长则写入0，计算公差时的基准线便是目标线长加上delta值的结果。
如上图，target线长2120.08mil，delta值为20mil，计算差值时就是（2120.08+20）-1680.28=459.80mil。