时序逻辑电路练习题讲解学习
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题12.1.1 时序逻辑电路的特点是什么?12.1.2 时序逻辑电路与组合电路有何区别?12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?12.3.2 题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
第9章 时序逻辑电路部分习题解答
第9章时序逻辑电路习题解答9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。
题9.1图9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。
设初始状态为0和1两种情况，试画出Q端的状态波形。
题9.2图9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。
试画出Q端的输出波形（下降沿触发翻转）。
解：9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。
试画出Q端的输出波形（下降沿触发翻转）。
如初始状态为1态，Q端的波形又如何？解：第9章时序逻辑电路2259.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。
如初始状态为1态，Q端的波形又如何？题9.3图题9.4图题9.5图9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。
（1）设初始状态为0；（2）设初始状态为1。
（各输入端悬空时相当于“1”）题9.6图第9章时序逻辑电路2269.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。
题9.7图9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。
设初始状态Q1=Q2=0。
题9.8图第9章 时序逻辑电路 2279.9 试用4个D 触发器组成一个四位右移移位寄存器。
设原存数码为“1101”，待存数码为“1001”。
试列出移位寄存器的状态变化表。
9.10 在题9.10图所示的逻辑电路中，试画出Q 1和Q 2端的输出波形，时钟脉冲是一连续的方波脉冲。
如果时钟脉冲频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？设初始状态Q 1=Q 2=0。
9.11 题9.11图是用主从JK 触发器组成的8421码异步十进制计数器，试分析其计数功能。
数字逻辑设计第6章 时序逻辑电路习题与解答
将方程代入 D 触发器的状态方程 Q*＝D，得状态方程：
Q0*= Q0’，CLK 下降沿触发 Q1*=Q1’，Q0 上升沿触发 Q2*=Q2’， Q1 上升沿触发 根据状态方程可以画出 Q0、Q1、Q2 的波形图如下图所示，由图可见，该电路为 3 位异步二进制减法器。
6-14 用 74HCl61 构成的电路如图 6-77 所示，试分析其逻辑功能。
图 6-77 题 6-14 解：
由图可见，两个十六进制计数器 74HC161 形成级联方式，其中，161(1)的装
入值为 1100，进位输出 CO 接 161(2)的使能端 P 和 T，所以 161(1)为低 4 位，161(2) 为高 4 位，低 4 位计数达到 1111 时，进位输出 CO 有效，使下一时钟 CLK 上升沿 到达时，161(2)开始计数，而 161(2)计数达到 1111 时，其 CO 经反向形成装入 信号，高 4 位的装入值为 0011，所以在反复计数时，161(2)的计范围是从 0011 至 1111，而低 4 位的计数范围是从 1100 至 1111，整个 8 位从 00111100 到 11111111，其计数范围是从 60 到 255，共 196 个状态，所以该电路两片之间是 196 进制计数器。 6-15 试用 74HCl61 构成十一进制计数器。 题 6-15 解：
Q0*= Q0’ Q1*= Q0’Q1’+ Q0Q1 Q2*= Q0’Q1’Q2’+(Q0’Q1’)’Q2 根据状态方程可列出状态转换表如下：
C=1
C=0
Q2 Q1 Q0 000
Q2*Q1*Q0* 001
《时序逻辑电路》练习题及答案 (2)
《时序逻辑电路》练习题及答案[6.1]分析图P6-1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
图P6-1[解]驱动方程：311QKJ==，状态方程：nnnnnnn QQQQQQQ13131311⊕=+=+；122QKJ==，nnnnnnn QQQQQQQ12212112⊕=+=+；33213QKQQJ==，，nnnn QQQQ12313=+；输出方程：3QY=由状态方程可得状态转换表，如表6-1所示；由状态转换表可得状态转换图，如图A6-1所示。
电路可以自启动。
表6-1nnn QQQ123YQQQ nnn111213+++nnn QQQ123YQQQ nnn111213+++00000 101001 1001001000110100010010 111011 1000 1011 1010 1001 1图A6-1电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。
[6.2]试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A为输入逻辑变量。
图P6-2[解]驱动方程：21QAD=，212QQAD=状态方程：nn QAQ211=+，)(122112nnnnn QQAQQAQ+==+输出方程：21QQAY=表6-2由状态方程可得状态转换表，如表6-2所示；由状态转换表可得状态转换图，如图A6-2所示。
电路的逻辑功能是：判断A是否连续输入四个和四个以上“1”信号，是则Y=1，否则Y=0。
图A6-2[6.3]试分析图P6-3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
图P6-3[解]321QQJ=，11=K；12QJ=，312QQK=；23213QKQQJ==，=+11nQ32QQ·1Q；2112QQQ n=++231QQQ；3232113QQQQQQ n+=+Y = 32QQ电路的状态转换图如图A6-3所示，电路能够自启动。
第06章时序逻辑电路习题解
[题6.20]分析图P 6.20给出的电路，说明这是多少进制的计数器，两片之间是多少进制。 74LSl61的功能表见表6.3.4。
解：这是采用整体置数法接成的计数器。 在出现LD'=0信号以前，两片74LSl61均按十六进制计数。即第(1)片到第(2) 片为十六进制。当第(1)片计为2，第(2)片计为5时产生LD'=0信号，待下一个 CLK信号到达后两片74LSl61同时被置零，总的进制为 5 X 16+2+1=83 故为八十三进制计数器。
图A 6.12
[题6.13]试分析图P 6.13的计数器在M=1和M=0时各为几进制。
解：图P6.13电路是采用同步置数法用74160接成的可变进制计数器。在M=1的 状态下，当电路进入Q3Q2Q1Q0=1001(九)以后，LD'=0。下一个CLK到达时将 D3D2D1D0=0100(四)置入电路中，使Q3Q2Q1Q0=0100，再从0100继续作加 法计数。因此，电路在0100到1001这六个状态间循环，构成六进制计数器。同 理，在M=0的情况下，电路计到1001后置入0010(二)，故形成八进制计数器。
[题6.6]分析图P 6.6给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说 明电路实现的功能。A为输入变量。
解：由电路图写出驱动方程为 J1=K1=1 J2=K2=A Q1 将上述驱动方程代入JK触发器的特性方程，得到状态方程 Q1*=Q1' Q2*=A Q1 Q2 输出方程为 Y=AQ1Q2+A'Q1'Q2' 根据状态方程和输出方程画出的状态转换图如图A 6.6所示。因为不存在无效 状态，所以电路不存在自启动与否的问题。 当A=0时电路对CLK脉冲作二进制加法计数，A=1时作二进制减法计数。
第9章时序逻辑电路习题解答
第九章习题参考答案9-1对应于图9-la 逻辑图，若输入波形如图9-54所示，试分别画出原态为0和原 态为1对应时刻得Q 和◎波形。
3D 八图9-54逆9-1图解得到的波形如题9-1解图所示。
9-2逻辑图如图9-55所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑 真值表，说明它们是什么类型的触发器。
解 对于（a ）：由图可写出该触发器的输出与输入的逻辑关系式为：(9-1)原态为•丿京态为a) b)图9-55题9-2图下面按输入的不同组合，分析该触发器的逻辑功能。
(1) R n =1、S D =0若触发器原状态为0，由式(9-1)可得Q=0、Q =1 ；若触发器原状态为1，由式(9-1) 同样可得Q =0、Q = 1。
即不论触发器原状态如何，只要R D =1、S° =0，触发器将置成0态。
(2) R D=0、S°=l用同样分析可得知，无论触发器原状态是什么 > 新状态总为：Q =1・Q=0，即触发器被置成1态。
(3) R[)=Sj)=0按类似分析可知，触发器将保持原状态不变。
⑷= s° = 1两个“与非”门的输出端Q和Q全为0，这破坏了触发器的逻辑关系，在两个输入信号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。
因此这种情况是不允许出现的。
逻辑真值表如表9-1所示，这是一类用或非门实现的基本RS触发器，逻辑符号如題9-2(a) 的逻辑符号所示。
对于(b)：此图与(a)图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP =1时的功能与(a)相同，真值表与表9-1相同；而在CP=0时相当于(a)中(3)的情况，触发器保持原状态不变。
逻辑符号见趣9-2 (b)逻辑符号。
这是一类同步RS触发器。
Q1000]表9」題9・2 (a)真值表00不变1 1 不定题9・2 (a)的逻辑符号9-3同步RS 触发器的原状态为1，R 、S 和CP 端的输入波形如图9-56所示，试画出 对应的Q 和。
4时序逻辑电路习题解答解读
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1 图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=00C．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为 。
1A ． B ． C ．D ．图T4.89．将D 触发器改造成T 所示电路中的虚线框内应是 。
TQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是 。
A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。
A ．只与输入有关B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是 。
A ．只与输入有关 B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关13．用n 只触发器组成计数器，其最大计数模为 。
A ．nB ．2nC ．n 2D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数B ．01100C ．01010D ．00111图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
第5章时序逻辑电路思考题与习题题解
思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步2n进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过4个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C.数据选择器D.计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B)。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为完成该操作需要（B）时间。
100KHz，欲将存放在该寄存器中的数左移8位，A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD 码计数器至少需要（B）个触发器。
时序逻辑电路习题解答
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
CLKZ图 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n nn n D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n n n n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。
题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。
5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
YA图 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。
试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
X(a) 电路图1234CLK5678X(b)输入波形 图 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。
数字电路与数字逻辑4时序逻辑电路习题解答
4 62习 题1．解：QQRS3．解： CP =0时，R D =S D =0，Q n+1=Q n ； CP =1时，S R R =D ，S D =S ；1D D n n n n Q S R Q S RSQ S RQ +=+=+=+不管S 、R 输入何种组合，锁存器均不会出现非正常态。
5．解：（1）系统的数据输入建立时间t SUsys =或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=t pdOR +t pdXOR + t SU - t pdAND =18ns+22ns+20ns -16 ns =44ns 。
（2）4 63当C =1时， J =X X K = X Q K Q J Q n n n =+=+1 为D 触发器9． 解：当EN =0 ，Q n+1=Q n ；当EN =1，Q n+1=D ，则D EN Q EN Q n n ⋅+⋅=+11，令D EN Q EN D n ⋅+⋅=1即可。
10．解：根据电路波形，它是一个单发脉冲发生器，A 可以为随机信号，每一个A 信号的下降沿后；Q 1端输出一个脉宽周期的脉冲。
12．解：（1）（2）4 6415． 解：X =0时，计至9时置0000：03Q Q LD =，D 3D 2D 1D 0=0000X =1时，计至4时置1011：23Q Q LD =，D 3D 2D 1D 0=10112303Q Q X Q Q X LD +=，D 2=0，D 3=D 1=D 0=X16．解：当片1计数到1001时，置数信号LD 为低电平，这时，再来一个CP 脉冲，下一个状态就进入0000。
应该等到片0和片1的状态同时为1001时，片1的下一个状态才能进入0000。
改进后电路为：对改进后电路的仿真结果：17.解：4 6518．解：19． 解：从图所示电路图可知，S 1S 0=01，根据表4.8-3所示的74LS194功能表，电路处于右移功能。
右移数据输入端的逻辑表达式为：32IR Q Q D =。
时序逻辑电路作业题解
并码转换电路。
解：因为需要实现周期性自动转换的控制码“0”， 故一共需要9位数码存储器，74194有8位以及DFF 有1位正好满足设计要求。
首先使用RD复位脉冲将74194和DFF异步清零； 清零之后，2号74194的Q3端的0通过非门产生1，送 到两片74194的M1端形成并行送数工作模式； 等到CP↑到来时，将两片74194的并行输入端的 数据01111111存入，同时串行端的第一位数据D0'
附：异步二进制加法计数器的设计（Q端输出）； 异步二进制加法计数器的基本结构为 a.采用T′FF
b.CP1=CP，CPi = Qi-1 (上升沿触发) ( i=2,3,…,n )
2023年11月25日星期六
章目录
第六章 时序逻辑电路 19
异步加法器电路如下图所示。
Q4
Q3
Q2
Q1
1D
1D
1D
1D
C1
1 D4
D3 74151
Z
0 D2
1
D1
0 D0
A2 A1 A0
计数器状态转移表
Q3 Q2 Q1 Q0 Z
0000 0 0 0 0 1 CP⊕1
0010 0
CR Q3 Q2 Q1 Q0
LD
74161
P1
0 0 1 1 CP⊕1
CP
D3 D2 D1 D0
T1
0100 1
章目录
5.25 (1)用DFF设计移存型序列信号发生器，要 求产生的序列信号为11110000…
③各触发器的次态方程
④电路的输出方程 无输出信号Z (3)作状态转移表、状态转移图（下一页） (4)电路的逻辑功能描述
时序逻辑电路例题及解析过程
时序逻辑电路例题及解析过程下面以一个简单的时序逻辑电路例题来进行解析：题目：设计一个时序逻辑电路，该电路具有两个输入信号A和B，一个输出信号Y。
当输入信号A的值为1持续1个时钟周期，并且在此期间B的值为0时，输出信号Y才为1，否则输出信号Y为0。
解析过程如下：1.首先，我们了解到输入信号A需要保持1个时钟周期，因此需要一个时钟信号作为输入。
2.我们需要一个计数器来计算时钟的周期数。
假设我们使用一个4位计数器，可以计数0到153.由于题目要求输入信号A的值需为1持续1个时钟周期，因此我们可以使用计数器的其中一位（假设为最高位）作为输入A。
当最高位为1时，表示1个时钟周期已经过去。
4.同时，我们需要判断输入信号B的值是否为0。
我们可以使用一个2输入与门来实现。
将A和B连接到与门的输入端，当A为1且B为0时，与门的输出为15.最后，我们需要将与门的输出作为输出信号Y。
如果与门的输出为1，则表示满足题目要求，Y为1；否则Y为0。
综上所述，这个时序逻辑电路可以由一个时钟信号、一个计数器、一个输入与门和一个输出门组成。
值得注意的是，以上只是一个简单的例题，实际设计中可能还需要考虑到多个输入信号的组合和时序要求的复杂度。
此外，时序逻辑电路中的存储器也可以根据需要进行选择和设计。
总结起来，时序逻辑电路是一种根据时序要求对输入信号进行处理和存储的电路。
在实际设计中，需要根据具体要求选择合适的计数器、逻辑门和存储器等组件来完成设计。
通过理解电路的工作原理和特点，我们可以更好地进行时序逻辑电路的设计和应用。
时序逻辑电路习题解答
5-1分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程, 画出电路的状态转换图和时序图。
解：从给定的电路图写出驱动方程为:D o (Q 0Q i n)e Q 2D i Q 01D 2 Q i nQ 01 1(Q 0Q n)eQ ；Q i n 1Q 0Q 21Q ；由电路图可知，输出方程为Z Q ；CLK将驱动方程代入D 触发器的特征方程Q n 1D ，得到状态方程为:5-1(a )所示，时序图如图题解Z图题5-1图根据状态方程和输出方程，画出的状态转换图如图题解题解5-1(a )状态转换图综上分析可知，该电路是一个四进制计数器。
5-2分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
解：首先从电路图写出驱动方程为：D o A& D i A Qg ：A （Q ： Q i n）将上式代入触发器的特征方程后得到状态方程Q 0 1AQ ：Q ：1 AQ 0Q ：A （Q nQ ：）电路的输出方程为：CLKQ i12345——-A1 11 t----------- 1------------ 1|| 1 » 1 1 1----------- 1 ---------- 1 --------------►CLK0 Q 2/Z 仝题解5-1（b ）时序图0 Q o 胃AY图题5-2图丫AQoQ；根据状态方程和输出方程，画出的状态转换图如图题解5-2 所示综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态" 00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3已知同步时序电路如图（a ）所示，其输入波形如图 （b ）所示。
试写出电路的驱动方 程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
CLK 1 2345678（b ）输入波形 图题5-3图解：电路的驱动方程、状态方程和输出方程分别为:J 。
数字电子技术基础 第05章时序逻辑电路习题解
(a)
Q0 Q1 Q2 Q3 Q0 Q1
(b)
Q2 Q3
CP
Q0 Q1 Q2 Q3 CP0 74LS290 CP1 S9(1) S9(2) RO(1) RO(2)
CP
Q0 Q1 Q2 Q3 CP0 74LS290 CP1 S9(1) S9(2) RO(1) RO(2)
(c)
(d)
5.8 试画出图5.49所示电路的完整状态转换图。
0 1 2 3
0 1 2 3
解 a) 000→011,4进制 b) 000→010,3进制 c) 4×2=8进制 d) Q0=0时,5进制 Q0=1时,4进制
CP
Q0 Q1 Q2 Q3 CP0 74LS290 CP1 S9(1) S9(2) RO(1) RO(2)
CP
Q0 Q1 Q2 Q3 CP0 74LS290 CP1 S9(1) S9(2) RO(1) RO(2)
解：要产生的序列数据是15个。可选用16进制计数器74161和16选1数据 选择器74150来完成。 将74161用反馈置数法改接成0000→1110的15进制计数器，将计数器的输 出Q[D..A]接至数据选择器的地址A[3..0]端，将D[0..14]依次按序列要 求的值设置。
1 ET EP QA CP QB A 74161 QC B QD C D RCO RD LD 1 & 0 1 1 1 0 0 1 1 1 0 1 0 1 1 0
Q1n + 1 = Q0 Q1 + Q 0 Q 2Q1n
n Q2 + 1 = Q 2 n
000 111
状态表
Q2
n
Q1
n
Q0
0 1 0 1 0 1 0 1
第06章时序逻辑电路习题解ppt课件
[题6.15]图P6.15电路是可变进制计数器。试分析当控制变量A为1和0时电路各为几进制计 数器。74LSl61的功能表见表6.3.4。
解：这是用同步置数法接成的可控进制计数器。在A=1的情况下，计数器计为 Q3Q2Q1Q0=1011(十一)后给出LD'=0信号，下一个CLK脉冲到来时计数器被置 成Q3Q2Q1Q0=0000形状，所以是十二进制计数器。在A=0的情况下，计数器计 为1001时给出LD'=0信号，下一个CLK脉冲到来时计数器被置零，所以是十进 制计数器。
[题6.12]分析图P 6.12的计数器电路，画出电路的形状转换图，阐明这是多少进制的计数 器。十六进制计数器74LS161的功能表如表6.3.4所示。
解：图P6.12电路是采用异步置零法用74LS161接成的十进制计数器。当计数 器进入Q3Q2Q1Q0=1010形状后，与非门输出低电平置零信号，立刻将计数器置 成Q3Q2Q1Q0=0000形状。由于Q3Q2Q1Q0=1010是一个过渡形状，不存在于稳 定形状的循环中，所以电路按0000-1001这十个形状顺序循环，是十进制计数 器。电路的形状转换图如图A 6.12所示。
图A 6.4
[题6.5]试分析图P 6.5时序电路的逻辑功能，写出电路的驱动方程、形状方程和输出方程， 画出电路的形状转换图。A为输入逻辑变量。
解：首先从电路图写出它的驱动方程 D1=AQ2' D2=A(Q1'Q2')'=A(Q1+Q2) 将上式代入D触发器的特性方程后得到电路的形状方程 Q1*=AQ2' Q2*=A(Q1+Q2) 电路的输出方程为 Y=AQ1'Q2 根据形状方程和输出方程画出的形状转换图如图A 6.5所示。
习题5 时序逻辑电路分析与设计 数电 含答案.
1习题 5时序逻辑电路分析与设计数字电子技术[题 5.1] 分析图题 5.1所示电路的逻辑功能。
并画出电路在输入端 X 收到序列为 10110100时的时序图。
解:首先从电路图写出它的驱动方程:1221212(D X Q D X Q Q X Q Q ⎧=⎪⎨==+⎪⎩将上式代入 D 触发器的特性方程后得到电路的状态方程:1121212(n n Q X Q Q X Q Q ++⎧=⎪⎨=+⎪⎩电路的输出方程为:12Y X Q Q =根据状态方程和输出方程画出的状态转换图如下图示:所以,电路的功能是可重叠 111序列检测器。
当 X 收到 10110100时的时序图是:X/YC PX Q1 Q22[题 5.2] 分析图题 5.2所示电路的逻辑功能。
并画出电路在连续的时钟脉冲作用下的时序图。
解:首先从电路图写出它的驱动方程:1121112J Q Q K J Q Q ⎧=+⎪⎨==+⎪⎩ 2122212J Q Q K J Q Q =+⎧⎨==+⎩将上式代入 D 触发器的特性方程后得到电路的状态方程:1111111212222212n n Q J Q K Q Q Q Q J Q K Q Q Q ++⎧=+=⎪⎨=+=⎪⎩电路的输出方程为:12Y Q Q =根据状态方程和输出方程画出的状态转换图如下图示:图题 5.1 图题 5.2C P Q1 Q2 Z3所以,电路的功能是模 3记数器。
[题 5.3] 试画出“ 1011” 不可重叠序列检测器的原始状态图和原始状态表。
当输入信号 X 依序收到 1011时,输出 Z 为 1,否则 Z 为 0。
例如:当 X =0 1 0 1 1 0 1 1 0 1 1 0 0, 则 Z =0 0 0 0 1 0 0 0 0 0 1 0 0。
解:原始状态图如下所示:[题 5.4] 试画出“ 1001” 可重叠序列检测器的原始状态图和原始状态表。
该电路在输入端 X 依序收到 1001时,输出 Z 为 1。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
时序逻辑电路练习题一、填空题1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。
2．D 触发器的特性方程为 ___ ；J-K 触发器的特性方程为______。
3．T触发器的特性方程为。
4．仅具有“置0”、“置1”功能的触发器叫。
5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。
6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。
7．JK触发器J与K相接作为一个输入时相当于触发器。
8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。
9．时序电路的次态输出不仅与即时输入有关，而且还与有关。
10. 时序逻辑电路一般由和两部分组成的。
11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。
12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
13．要构成五进制计数器，至少需要级触发器。
14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。
15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。
16. 在各种寄存器中，存放N位二进制数码需要个触发器。
17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。
18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。
19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。
20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。
21．集成单稳态触发器的暂稳维持时间取决于。
22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。
23．施密特触发器有____个阈值电压，分别称作 ___ _____ 和 ___ _____ 。
24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。
25．施密特触发器常用于波形的与。
二、选择题1. R-S型触发器不具有( )功能。
A. 保持B. 翻转C. 置1D. 置02. 触发器的空翻现象是指（）A.一个时钟脉冲期间，触发器没有翻转B.一个时钟脉冲期间，触发器只翻转一次C.一个时钟脉冲期间，触发器发生多次翻转D.每来2个时钟脉冲，触发器才翻转一次3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。
4. 对于JK触发器，若希望其状态由0转变为1，则所加激励信号是( )A.JK=0XB.JK=X0C.JK=X1D.JK=1X5. 电路如图所示，D触发器初态为0，则输出波形为( B )。
6. 下列触发器中不能用于移位寄存器的是()。
A.D触发器B.JK触发器C.基本RS触发器D.负边沿触发D触发器7.下面4种触发器中，抗干扰能力最强的是( )A.同步D触发器B.主从JK触发器C.边沿D触发器D.同步RS触发器8. 为使触发器可靠地翻转，输入信号必须先于时钟信号有效，这段时间间隔称为( )。
A.延迟时间B.保持时间C.建立时间D.转换时间9．按各触发器的CP所决定的状态转换区分，计数器可分为（）计数器。
A．加法、减法和可逆B．同步和异步 C．二、十和M 进制10.触发器是一种（）。
A、单稳态电路B、双稳态电路C、无稳态电路11.至少( )片74197（集成4位二进制计数器）可以构成M=1212的计数。
A. 12B. 11C. 3D. 212．555定时器组成的多谐振荡器属于（）电路。
A．单稳 B．双稳C．无稳13．能起到定时作用的电路是（）A．施密特触发器 B．双稳态触发器 C．多谐振荡器D．单稳态触发器14．模为64的二进制计数器，它有（）位触发器构成。
A.64B.6C.8D.32 15．555定时器电源电压为V CC，构成施密特触发器其回差电压为( )A. V CCB.21V CC C.32V CC D.31V CC 16.下列时序电路的状态图中，具有自启动功能的是( B )17.多谐振荡器与单稳态触发器的区别之一是( )A.前者有2个稳态，后者只有1个稳态B.前者没有稳态，后者有2个稳态C.前者没有稳态，后者只有1个稳态D.两者均只有1个稳态，但后者的稳态需要一定的外界信号维持 18.555构成的单稳态触发器的触发脉冲宽度t i 与暂稳态维持时间t w 之间应满足( )。
A. t i <<t wB. t i =t wC. t i >>t wD. 没有关系19．在以下各种电路中，属于时序电路的有（ ）。
A ．ROMB ．编码器C ．寄存器D ．数据选择器 三、判断题 1. 一个5位的二进制加法计数器，由00000状态开始，经过169个输入脉冲后，此计数器的状态为01001。
2. 即使电源关闭，移位寄存器中的内容也可以保持下去。
3. 所有的触发器都能用来构成计数器和移位寄存器。
4. 移位寄存器74LS194可串行输入并行输出，但不能串行输入串行输出。
5. 二进制计数器既可实现计数也可用于分频。
6. 同步计数器的计数速度比异步计数器快。
7. 同步计数器与异步计数器的主要区别在于它们内部的触发器是否同时发生翻转。
8. 由N 个触发器构成的计数器，其最大的计数范围是N 2。
9. 在计数器电路中，同步置零与异步置零的区别在于置零信号有效时，同步置零还要等到时钟信号到达时才能将触发器置零，而异步置零不受时钟的控制。
10. 计数器的异步清零端或置数端在计数器正常计数时应置为无效状态。
11. 时序电路通常包含组合电路和存储电路两个组成部分，其中组合电路必不可少。
12. 任何一个时序电路，可能没有输入变量，也可能没有组合电路，但一定包含存储电路。
13. 自启动功能是任何一个时序电路都具有的。
14. 一组4位二进制数要串行输入移位寄存器，时钟脉冲频率为1kHZ ，则经过4ms 可转换为4位并行数据输出。
15. 若4位二进制减量计数器的初始状态为1000，则经过100个CP 脉冲作用之后的状态为0100。
16. 当用异步清零端来构成M 进制计数器时，一定要借助一个过渡状态M 来实现反馈清零。
17.当用同步清零端来构成M进制计数器时，不需要借助过渡状态就可以实现反馈清零。
18.若用置数法来构成任意N进制计数器，则在状态循环过程中一定包含一个过渡状态，该状态同样不属于稳定循环状态的范围。
19.无论是用置零法还是用置数法来构成任意N进制计数器时，只要是置零或置数控制端是异步的，则在状态循环过程中一定包含一个过渡状态；只要是同步的，则不需要过渡状态。
四、分析设计题1、分析下图所示时序电路的逻辑功能。
要求：（1）写出电路的驱动方程、状态方程和输出方程；（2）画出电路的状态转换图，并说明电路能否自启动。
2、JK触发器及CP、J、K、DR的波形分别如图37（a）、（b）所示，试画出Q端的波形。
（设Q的初态为“0”）SR1J1KCP“1”DR QQJKDRCP3、D触发器及输入信号D、DR的波形分别如图38（a）、（b）所示，试画出Q端的波形。
（设Q的初态为“0”）R1DCPDR QQDDCPDR4、设下图中各触发器的初始状态皆为Q=0，试求出在CP信号连续作用下各触发器的次态方程。
5、分析下图中的计数器电路，说明这是多少进制的计数器。
十进制计数器74160的功能表如表43所示。
6、分析下图中的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。
十六进制计数器74161的功能表如表44所示。
7、下图是由两片同步十进制可逆计数器74LS192构成的电路，74LS192的真值表如附表1.2.1所示。
求：1、指出该电路是几进制计数器；2、列出电路状态转换表的最后一组有效状态。
8、试分析下图中所示电路，说明它是几进制计数器。
1、解：（1）驱动方程：31QD=，12QD=，123QQD=状态方程：311QQ n=+，112QQ n=+，1213QQQ n=+输出方程：31QQY=（2）状态转换图如附图1.6.10所示。
电路能够自启动。
2、解：Q端的波形如下图所示：3、解：Q端的波形如图38－1：JKDRCPQQDCP D R4、解：n n Q Q 111=+ n n Q Q 212=+ n n Q Q 313=+ nn Q Q 414=+n n Q Q 515=+ 012=+n Qn n Q Q 717=+ n n Q Q 818=+ 111=+n Q n n Q Q 10110=+ nn Q Q 11111=+1112=+n Q5、解：七进制计数器。
6、解：这是一个十进制计数器。
7、解：1、22进制计数器；2、最后一组有效状态是：00100001。
8、解：这是使用整体反馈置零法构成的计数器。
当计数器计到1010111011112222=A B C D A B C D Q Q Q Q Q Q Q Q 时，检测门输出0，74161异步置零。
因此该计数器的有效状态是从00000000～10101101，中间无空缺状态。
因此该计数器是一个模174计数器。