第5章 时序逻辑电路思考题与习题题解
第五章时序逻辑电路习题答案
第五章时序逻辑电路习题答案第五章时序逻辑电路习题答案[题5.1]电路能自启动。
状态转换图如图A5.1. [题5.2] [解]电路的状态转换图如图A5. 2 。
[题5.3] [解]电路的状态转换图如图A5. 3。
电路能自启动。
电路能自启动。
[题5.4] [解]电路状态转换图如图A5.4。
A =0时作二进制加法计数，A =1时作二进制减法计数。
时作二进制减法计数。
[题5.5][解]。
电路能自启动。
状态转换图如图A5. 5。
电路能自启动。
[题5.6][解] 见图A5. 6 。
[题5.7][解] 经过4个时钟信号作用以后，两个寄存器里的数据分别为A 3A 2A 1A o =1100,B 3B 2B 1B o = 0000。
这是一个4位串行加法器电路。
CI 的初始值设为0. [题5.8][解]图P5. 8电路为七进制计数器。
电路为七进制计数器。
[题5.9][解] 电路的状态转换图如图A5. 9。
这是一个十进制计数器。
器。
[题5.10][解] 见图A5. l0.[题5.11][解] M=1时为六进制计数器，M=0时为八进制计数器。
时为八进制计数器。
[题5.12][解] A=1时为十二进制计数器，A=0时为十进制计数器。
[题5.13][解] 见图A5. 13[题5.14][解] 这是一个七进制计数器。
电路的状态转换图如图A5. 14所示。
其中Q 3Q 2Q 1Q 0的0110,0111,1110,1111 4个状态为过渡状态。
为过渡状态。
[题5.15][解] 第(1)级74LS161接成了七进制计数器，第(2)级74LS161接成了九进制计数器，两级串接成7*9=63进制计数器。
故Y 的频率与CP 的频率之比为1:63。
[题5.16][解] 第(1)片74160接成十进制计数器，第(2)片74160接成了三进制计数器。
第(1)片到第(2)片之间为十进制，两片串接组成71-90的二十进制计数器。
的二十进制计数器。
时序逻辑电路练习题及答案
第五章时序逻辑电路练习题及答案［］分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
图［解］驱动方程：丿广心=2, 状态方程：Q；J00" +型0 =型㊉G：厶=©=©, er = +Q-Q"=0 ㊉er ；、=Q、QJ 电Q；Q：l人=G0，K输出方程：Y = Q^由状态方程可得状态转换表，如表所示；由状态转换表可得状态转换图，如图所示。
电路可以自启动。
表[]试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A为输入逻辑变量。
>C1il1D|y >ci p-1CP1Q2 图[解] _驱动方程：D] = AQ2, D2 = AQ.Q 2状态方程：ft"1 = , 0广=4議=4（0；'+0"）由状态方程可得状态转换表，如表所示；由状态转换表町得状态转换图，如图所示。
电路的逻辑功能是:判断A是否连续输入四个和四个以上“1” 信号，是则Y=l,否则Y=0。
Q2Q1 A/Y 佗0Y0 0 00 10 0 0 1 1 00 0 1 0 1 100 1 10 011 0 0 1 11 1 1 1 1 00 1 1 00 10 1 0 10 00[] 试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
r-0Q1 TF1^=>C1 IK O->C11KCP ［解］J严殛3, K严1；J2=Q lt K严玆;=巫・g ；er1 = ae2+me2;丿3 = Q1Q29位=Q2 Qr=Q.QA^QAY= O2O3电路的状态转换图如图所示，电路能够自启动。
Q3Q2Q1 /Y表[] 分析图给岀的时序电路，画岀电路的状态转换图，检查电路能否自启动，说明电 路实现的功能。
A 为输入变量。
第5章时序逻辑电路习题解答
1D Q0Q1Q21D1D ZC1C1C1FF0FF1FF2CLK图题5-1图解：从给定的电路图写出驱动方程为：D0(Q0n Q1n ) e Q2nD1Q0nD2Q1n将驱动方程代入D触发器的特点方程Q n 1 D ，获得状态方程为：Q0n 1(Q0n Q1n ) e Q2nQ n1Q n10Q2n1Q1n由电路图可知，输出方程为Z Q2n依据状态方程和输出方程，画出的状态变换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。
100Q2Q1Q01Z1000001010101011111110 000101题解 5-1(a ）状态变换图CLK12345tQ2/ZQ1ttQ0t题解 5-1(b ）时序图综上剖析可知，该电路是一个四进制计数器。
5-2剖析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态变换图。
A为输入变量。
1D1D Y AC1C1Q0FF0Q1FF1CLK图题5-2图解：第一从电路图写出驱动方程为：D0AQ1nD1 A Q0n Q1n A(Q0n Q1n )将上式代入触发器的特点方程后获得状态方程Q0n 1AQ1nQ1n 1 A Q0n Q1n A(Q0n Q1n )电路的输出方程为：Y AQ0n Q1n依据状态方程和输出方程，画出的状态变换图如图题解5-2 所示0 000 1 001 1 010 1 011 1 10 000Q1Q0A0Y题解 5-2状态变换图综上剖析可知该电路的逻辑功能为：当输入为 0 时，不论电路初态为什么，次态均为状态“00”，即均复位；当输入为 1 时，不论电路初态为什么，在若干CLK的作用下，电路最后回到状态“10”。
5-3已知同步时序电路如图(a) 所示，其输入波形如图(b)所示。
试写出电路的驱动方程、状态方程和输出方程，画出电路的状态变换图和时序图，并说明该电路的功能。
X1J Q01J Q1C1C1Y1K1KFF0FF1CLK(a)电路图CLK12345678X(b)输入波形图题5-3图解：电路的驱动方程、状态方程和输出方程分别为：J0X,K0 XJ1XQ0 ,K1XQ0n 1X Q0n XQ 0n XQ1n 1XQ0n Q1n XQ1n XQ0n XQ1nY XQ1n依据状态方程和输出方程，可分别做出Q1n 1, Q0n 1和Y的卡诺图，如表5-1所示。
数电第五章习题答案 .doc
自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解答：从功能上看，时序电路任何时刻的稳态输出不仅和该时刻的输入相关，而且还决定于该时刻电路的状态，从电路结构上讲，时序电路一定含有记忆和表示电路状态的存储器。
而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值，由常用门电路组成则是其电路结构的特点。
在同步时序电路中，各个触发器的时钟信号是相同的，都是输入CP 脉冲，异步时序电路则不同，其中有的触发器的时钟信号是输入cp 脉冲，有的则是其他触发器的输出，前者触发器的状态更新时同步的，后者触发器状态更新有先有后，是异步的。
5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。
图T5.2解:（1）写方程式 驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=， n Q K 22=输出方程：nQ Y 2= （2） 求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+（3）画状态图和时序图 状态图如下图所示：101时序图如下图所示：CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。
解：（1）状态图如下图：（2）求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示：输出方程为nn Q Q C 12=状态方程：n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程：n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程 比较，可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K（4） 无效状态转换情况 111/1000 能自启动（5） 逻辑图如下图所示：5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。
时序逻辑电路例题分析
Q0 Q1 Q2 Q3
Q4 Q5 Q6 Q37
CP1
CP CP0
74LS90(个位 ) S9A S9B R0A R0B
CP1 74LS90(十位 ) CP0 S9AS9B R0AR0B
5-1 第五章 时序逻辑电路设计例题
(1) 根据任务要求，确定状态图
001
011
010
QA、QB、QC分别表示三个绕组A、
/0
/0
(a) 有效循环
/0 010 101
/1
(b) 无效循环
6.时序图
CP
Q 0
Q1 Q2
Y
7.电路功能
有效循环的6个状态，称为六进制同步计数器。当对第6个脉
冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。
8.自启动问题
如果无效状态构成循环，则一旦受到干扰，使得电路进入无效 状态，则电路就没有可能再回到有效状态，即不能在正常工作， 必须重起系统才能正常工作，此类电路不能自启动。
4.画出逻辑图：
J0 = Q1n K0 = 1
J1 = Q0n K1 = 1
Z = Q1nQ0n
FF0
1J
Q
FF1
1J
Q& Z
C1
C1
1 1K
1 1K
Q
Q
CP
5.检测自启动： 11 00
此电路能够自启动
例3 设计一个串行数据检测电路，当连续输入3个或3个以上1时， 电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输出Y 000000001000110
QA JA QAKA
计数脉冲CP
(7) 检验该计数电路能否自动启动。
数字电子技术基础(杨照辉)章 (5)
第 5 章 时序逻辑电路
3.状态转换图 状态转换图简称状态图,其主要特点是直观地描述了时序 逻辑电路的状态转换过程。 时序逻辑电路的状态图与触发器 的状态图类似,其区别在于前者状态数更多一些且标 明了输出 Z 的值。在状态图中以圆圈表示电路的各个状态,以箭头表示 状态转换方向,标在 箭头连线一侧的数字表示状态转换前输入 信号值 X 和输出值Z,以 X/Z 形式标识。
第 5 章 时序逻辑电路
5.2 时序逻辑电路的分析方法
时序逻辑电路的分析,就是对于一个给定的时序逻辑电路, 找出在输入信号及时钟信号 作用下,电路状态和输出的变化规 律,而这种变化规律通常表现在状态表、状态图或时序图 中。
第 5 章 时序逻辑电路
时序逻辑电路分析的一般步骤如下: (1)根据给定的时序逻辑电路,写出各个触发器的时钟方 程、驱动方程及电路输出方程 的逻辑表达式。 (2)求状态方程。把驱动方程代入相应触发器的特性方程, 即可求出电路的状态方程, 也就是各个触发器的状态方程。 (3)根据状态方程和输出函数表达式进行计算,列出状态表, 画出状态图或波形图。 (4)说明时序逻辑电路的逻辑功能。
第 5 章 时序逻辑电路
2.状态转换表 状态转换表是以表格的形式来描述时序逻辑电路的输入变 量、输出函数、电路的现态与 次态之间的逻辑关系。将输入 变量 X 及电路初态Qn 的所有取值代入状态方程和输出方程, 即可求出对应的电路次态Qn+1和输出Z 的数值,采用矩阵形式将 全部计算结果列成表格, 就得到状态转换表,简称状态表。它 虽然不如状态转换图表述逻辑功能直观,但可以进行状 态化简。
第 5 章 时序逻辑电路
第 5 章 时序逻辑电路
5.3.2 移位寄存器 在数字系统中,有时需要将寄存器的数据在 CP脉冲的控制
第5章时序逻辑电路思考题与习题题解
思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步2n进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过4个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C.数据选择器D.计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B)。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为完成该操作需要（B）时间。
100KHz，欲将存放在该寄存器中的数左移8位，A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD 码计数器至少需要（B）个触发器。
时序逻辑电路习题解答解读
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为。
1A ．B ．C ．D ．图T4.89．将D 触发器改造成TTQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是。
A ．清0B ．置1C ．接收时钟脉冲D ．清0或置1 11．米里型时序逻辑电路的输出是。
A ．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是。
A．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关13．用n只触发器组成计数器，其最大计数模为。
A．n B．2n C．n2D．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为：A．01011B．01100C．01010D．00111图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q2Q1Q0为100，请问在时钟作用下，触发器下一状态Q2 Q1 Q0为。
时序逻辑电路习题解答
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
CLKZ图 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n nn n D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n n n n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。
题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。
5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
YA图 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。
试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
X(a) 电路图1234CLK5678X(b)输入波形 图 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。
5时序逻辑电路答案
D 1 Q1
D 2
Q2
Z
CP
Q1
Q2
CP
图2 解： （1）写出各级的触发器的驱动方程和电路的输出方程： D1= Q1 Q 2 ，D2=Q1，Z=Q2CP ( 3 ) 电路状态转换表
Q2
0 0 1 1
Q1
0 1 0 1
D2
0 1 0 1
D1
1 0 0 0
Q2n 1
0 1 0 1
Q1n 1
1 0 0 0
（3）
（3）作电路状态转换表 方法 1 利用（3）式寻求状态之间的转换关系。设电路的初始状态为 000，代入
n 1 Q1n 1 ＝010，再以 010 作为初态，按同样的方法继 （3）求出电路的次态 Q3n 1 Q2
续进行，直至所求的次态返回设定的初始状态 000 为止。 检查得到的状态转换表 是否包含了电路所有可能出现的状态，若没有，还应将未包含的状态对应的次态 求出，得出完整的电路状态转换表，如表 1 所示。 表1 CP 脉冲顺序 0 1 2 3 4 Q3 Q2 Q1 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0
D0 D1 D2 D3 C EP ET 74LS161 LD CP RD Q0 Q1 Q2 Q3
1 CP
&
图 （a）
(2) 置数法 按几进制几-1 置零，要组成七进制计数器，要利用状态 Q3Q2Q1Q0 =0110 产生置 数信号，即令 LD Q2Q1 。如下图（b）所示：
图 （b） 题 9：图 9 是用二－十进制优先编码器 74LS147 和同步十进制计数器 74LS160 组成的可控分频器，试说明当输入控制信号 A、B、C、D、E、F、G、H、 I 分别为低电平时由 Y 端输出的脉冲频率各为多少。已知 CP 端输入脉冲 的频率为 10kHz。
5章时序逻辑电路习题答案
Q n+1 3
=
J 3Q3n
+ K 3Q3n
= Q3nQ2nQ1nQ0n
+ Q3nQ0n
输出方程： Y = Q3Q 2 Q1Q0 状态转换表如表题解 5.2.6 所示。
表题解 5.2.6
Q3nQ2nQ1nQ0n Q3n+1Q2n+1Q1n+1Q0n+1 Y Q3nQ2nQ1nQ0n Q3n+1Q2n+1Q1n+1Q0n+1 Y
Q Q2n+1 Q1n+1
n +1 0
Y
000
001
0
001
010
0
010
011
0
011
100
0
100
000
1
101
011
1
110
010
1
111
001
1
（4）画出状态图 根据表题解 5.2.2 画出状态转换图如图题解 5.2.2 所示。
5.2.3
图题解 5.2.2
解：
J1 = Q2Q3 ， K1 = 1 ； J 2 = Q1 ， K2 = Q1Q3 ； J3 = Q1Q2，K3 = Q2
第5章习题及解答
习题5.1 请根据图P5.1所示的状态表画出相应的状态图，其中X 为外部输入信号，Z 为外部输出信号，A 、B 、C 、D 是时序电路的四种状态。
A B C DD/1D/1D/1B/1Q n+1/Z Q nXB/0C/0A/0C/001 A B C DD/0C/0B/0B/1Q n+1/Z Q nXB/0B/0C/0C/001图P5.1 图P5.2题5.1 解：图 题解5.15.3 在图5.4所示RS 锁存器中，已知S 和R 端的波形如图P5.3所示，试画出Q 和Q 对应的输出波形。
R S图P5.3题5.3 解：5.5 在图5.10所示的门控D 锁存器中，已知C 和D 端的波形如图P5.5所示，试画出Q 和Q 对应的输出波形。
图P5.5题5.5 解：图 题解5.55.7 已知主从RS 触发器的逻辑符号和CLK 、S 、R 端的波形如图P5.7所示，试画出Q 端对应的波形（设触发器的初始状态为0）。
(a)CLK S R(b)图P5.7题5.7 解：CLK S R Q5.9 图P5.9为由两个门控RS 锁存器构成的某种主从结构触发器，试分析该触发器逻辑功能，要求：（1）列出特性表； （2）写出特性方程； （3）画出状态转换图； （4）画出状态转换图。
图 题解5.9题5.9 解：（1）特性表为：（2） 特性方程为：1n nnQXQ YQ +=+（3） 状态转换图为：X=1X=0Y=X=Y=1X=×Y=0图 题解5.9（3）（4）该电路是一个下降边沿有效的主从JK 触发器。
5.11 在图P5.11（a ）中，FF 1和FF 2均为负边沿型触发器，试根据P5.11（b ）所示CLK 和X 信号波形，画出Q 1、Q 2的波形（设FF 1、FF 2的初始状态均为0）。
(a)X(b)CLK图P5.11题5.11 解：CLK X Q 1Q 2图 题解5.115.13 试画出图P5.13所示电路在连续三个CLK 信号作用下Q 1及Q 2端的输出波形（设各触发器的初始状态均为0）。
5章时序逻辑电路复习题
时序逻辑电路一、选择题：1、相同计数器的异步计数器和同步计数器相比,一般情况下( )A. 驱动方程简单B. 使用触发器个数少C. 工作速度快D. 以上都不对2、n级触发器构成的环形计数器,其有效循环的状态数是( )A. n个B. 2个C. 4个D. 6个3、下图所示波形是一个( C )进制加法计数器的波形图。
试问它有( A )个无效状态。
A .2； B. 4 ； C. 6； D. 12CPQ1Q2Q34、设计计数器时应选用（）。
A．边沿触发器 B．基本触发器C．同步触发器 D．施密特触发器5、一块7490十进制计数器中,它含有的触发器个数是( )A. 4B. 2C. 1D. 66、n级触发器构成的扭环形计数器,其有效循环的状态数是( )A. 2n个B. n个C. 4个D. 6个7、时序逻辑电路中一定包含（）A.触发器B.组合逻辑电路C.移位寄存器D.译码器8、用n个触发器构成计数器，可得到的最大计数长度为（）A. 2n C.2n D.n9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（）A.右移二位B.左移一位C. 右移二位D.左移一位10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（）X/Z 0/11/0 S1 S2 0/01/1A. 0101 .1011 C11、、一位8421BCD码计数器至少需要（）个触发器A. 4B. 3C.512、利用中规模集成计数器构成任意进制计数器的方法有( ABC )A.复位法 B .预置数法 C .级联复位法 13、在移位寄存器中采用并行输出比串行输出 （ ）。
A.快B.慢C.一样快D.不确定14、用触发器设计一个24进制的计数器，至少需要( )个触发器。
A. 5 .4 C D. 315、在下列逻辑电路中，不是组合逻辑电路的有（ ）。
A. 寄存器B.编码器C.全加器D. 译码器 16、一个 4 位移位寄存器可以构成最长计数器的长度是（ ）。
数字电子技术基础 第05章时序逻辑电路习题解
(a)
Q0 Q1 Q2 Q3 Q0 Q1
(b)
Q2 Q3
CP
Q0 Q1 Q2 Q3 CP0 74LS290 CP1 S9(1) S9(2) RO(1) RO(2)
CP
Q0 Q1 Q2 Q3 CP0 74LS290 CP1 S9(1) S9(2) RO(1) RO(2)
(c)
(d)
5.8 试画出图5.49所示电路的完整状态转换图。
0 1 2 3
0 1 2 3
解 a) 000→011,4进制 b) 000→010,3进制 c) 4×2=8进制 d) Q0=0时,5进制 Q0=1时,4进制
CP
Q0 Q1 Q2 Q3 CP0 74LS290 CP1 S9(1) S9(2) RO(1) RO(2)
CP
Q0 Q1 Q2 Q3 CP0 74LS290 CP1 S9(1) S9(2) RO(1) RO(2)
解：要产生的序列数据是15个。可选用16进制计数器74161和16选1数据 选择器74150来完成。 将74161用反馈置数法改接成0000→1110的15进制计数器，将计数器的输 出Q[D..A]接至数据选择器的地址A[3..0]端，将D[0..14]依次按序列要 求的值设置。
1 ET EP QA CP QB A 74161 QC B QD C D RCO RD LD 1 & 0 1 1 1 0 0 1 1 1 0 1 0 1 1 0
Q1n + 1 = Q0 Q1 + Q 0 Q 2Q1n
n Q2 + 1 = Q 2 n
000 111
状态表
Q2
n
Q1
n
Q0
0 1 0 1 0 1 0 1
时序逻辑电路题解
专题五：时序逻辑电路的分析设计[5.1]JK触发器组成图所示电路。
分析该电路是几进制计数器？画出电路的状态转换图。
[5.2]D触发器组成的同步计数电路如图所示。
分析电路功能，画出电路的状态转换图。
说明电路的特点是什么。
[5.3]图(a)所示电路由计数器和组合电路两部分组成，测得在CP作用下计数器3个输出端A、B、C的波形及组合电路的输出端P的波形如图(b)所示。
①计数器是几进制的？属加法计数器还是减法计数器？(以C为高位)②根据波形图(b)设计图(a)中的组合电路，实现P的功能。
列出真值表，用卡诺图化简法得到最简与或式，然后用尽量少的与非门实现该电路。
[5.4]试分析图题所示的计数器电路说明是几进制计数器。
[5.5]分析时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
[5.6]试分析时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A为输入逻辑变量。
[5.7]试分析时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
[5.8]分析给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。
A为输入变量。
[5.9] 分析时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
[5.10] 分析计数器电路，说明这是多少进制的计数器。
十进制计数器74160的功能表见表P6-10。
[5.11] 分析图P6-9的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。
十六进制计数器74LS161的功能表如表P6-10所示。
[5.12]试用4位同步二进制计数器74LS161接成十三进制计数器，标出输入、输出端。
可以附加必要的门电路。
74LS161的功能表见表P6-10。
注：(1)只有当CP=1时，EP、ET才允许改变状态(2)O c为进位输出，平时为0，当Q3Q2Q1Q0=1111时，O c=1（74 LS160是当Q3Q2Q1Q0=1001时，O c=1）[5.13] 试分析计数器在M =1和M =0时各为几进制。
第五章 时序逻辑电路 习题解答
第五章 时序逻辑电路 习题解答注：1. 用EDA 软件(例如Multisim ／EWB)可以帮助解题。
凡加注了“★”的题，可以用用该类软件求解；凡加注了“◆”的题，以用该类软件进行验证。
2. 答案仅供参考，且非唯一。
也不一定是最佳答案。
[题 5.1] 分析图P5.1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
[解]11322131233n 113131n 1212212n 133213311;J K Q J K Q J Q Q K Q Q Q Q Q Q QQ Q Q Q Q Q Q Q Q Q Q Q Y Q +++=======+==+=⊕==电路能自启动。
状态转换图如图A5.1。
[题 5.2] 试分析图P5.2时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入逻辑变量。
[解]12212+12n 112n 1212 ()(+)D A Q D A Q Q A Q Q QAQ Q A Q Q ++===== 21=Y A Q Q电路的状态转换图如图A5.2。
[题 5.3] 试分析图P5.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
[解]12312121331232n 11231n 12123132n+13123223;1 ; ;=J Q Q K J Q K Q Q J Q Q K Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Y Q Q ++=======+=+= 电路的状态转换图如图A5.3。
电路能自启动。
[题 5.4] 分析图P5.4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。
A 为输入变量。
[解]n+11111n 122221212121=+J K Q Q J K A Q Q A Q Q Y A Q Q A Q Q +=====⊕=⊕⊕电路状态转换图如图A5.4。
第5章 时序逻辑电路思考题与习题题解
思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2 判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3 单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C. 数据选择器D. 计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B )。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D )。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。
A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD码计数器至少需要（B）个触发器。
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思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2 判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3 单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C. 数据选择器D. 计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B )。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D )。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。
A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD码计数器至少需要（B）个触发器。
A.3B.4C.5D.105-4 已知图5-62所示单向移位寄存器的CP及输入波形如图所示，试画出Q、1Q、2Q、3Q波形（设各触发初态均为0）。
图5-62 题5-4图解：电路组成串行输入、串行输出左移移位寄存器，根据题意画出波形如下：CPDQQQQ123图题解5-45-5 图5-63所示电路由74HC164和CD4013构成，在时钟脉冲作用下，7~QQ依次变为高电平。
试分析其工作原理，并画出7~QQ的输出波形。
图5-63 题5-5图CP1234567QQQQQQQQ1234567DQ891011图题解5-55-6 试分析图5-64所示电路的逻辑功能，并画出Q、1Q、2Q的波形。
设各触发器的初始状态均为0。
图5-64 题5-6图解：根据题意画出波形如下，该电路虽然分别由D触发器、JK触发器组成，但实现的功能依然是3位异步二进制递增计数器。
CPQQQ12图题解5-65-7试分析图5-65所示的时序电路的逻辑功能，写出电路的驱动方程、状态转移方程，画出状态转移图，说明电路是否具有自启动特性和逻辑功能。
设各触发器的初始状态均为0。
JKQQCPJKQQCPJKQQCP012CPFF FF FFGG01122&&图5-65 题5-7解：（1）驱动方程：nn Q Q J 210=，10=K ； n Q J 01=，n n Q Q K 201⋅=； n n Q Q J 102=，n Q K 12=。
（2）状态转移方程：n n n n Q Q Q Q 01210⋅=+； n n n n n n Q Q Q Q Q Q 0120111+=+； n nn n n n Q Q Q Q Q Q 1201212+=+。
（3）状态转移图：（4）偏离状态的自启动检查。
该无效状态是（111），将其代入状态转移方程可计算得：000101112=+++n n n Q Q Q 。
此电路有自启动特性。
（5）该电路为同步七进制递增计数器。
5-8 试分析图5-66所示的时序电路的逻辑功能，写出电路的驱动方程、状态转移方程，画出状态转移图，说明电路是否具有自启动特性和逻辑功能。
设各触发器的初始状态均为0。
图5-66 题5-8解：（1）驱动方程：100==K J ； 2011Q Q K J ==； 012Q Q J =，02Q K =。
（2）状态转移方程：n n Q Q 010=+； n n n n n n n Q Q Q Q Q Q Q 12012011⋅+⋅=+； nn n n n n Q Q Q Q Q Q 2021012+=+。
（3）状态转移图：（4）偏离状态的自启动检查。
该无效状态是（110，111），将其代入状态转移方程可得，此电路有自启动特性。
（5）该电路为同步六进制递增计数器。
5-9 试分析图5-67所示的时序电路的逻辑功能，写出电路的驱动方程、状态转移方程和输出方程，画出状态转移图，说明电路是否具有自启动特性和逻辑功能。
设各触发器的初始状态均为0。
图5-67 题5-9解：（1）驱动方程：10Q A D =； 011Q Q A D ⋅=。
（2）状态转移方程：n n Q A Q 110=+； 0111Q Q A Q n ⋅=+。
（3）输出方程：01Q AQ F = （4）画出状态转移图：（5）由状态图可知，该电路受A 控制，当1=A 时电路不能自启动，只有出现1001=Q Q 时，将F 送回到0D 端，电路才可自启动（需要增加一个非门）。
（6）该电路为同步三进制计数器。
5-10 试分析图5-68所示时序电路，写出电路的驱动方程、状态转移方程和输出方程，画出状态转移图，说明电路逻辑功能。
设各触发器的初始状态均为0。
图5-68 题5-10解：（1）驱动方程：100==K J ； n Q A K J 011⊕==。
（2）状态转移方程：nn Q Q 01=+； n n n Q Q A Q 1011⊕⊕=+。
（3）输出方程：n nn n Q Q A Q AQ F 1010⋅⋅+=（4）画出状态转移图：（5）由状态图可知，该电路是可逆计数器，当0=A 时，作递增计数器，当1=A 时，作递减计数器。
5-11 试分析图5-69所示时序电路，写出电路的驱动方程、状态转移方程和输出方程，画出状态转移图。
设各触发器的初始状态均为0。
图5-69 题5-11解：（1）驱动方程：X D =0； n Q D 01=。
（2）状态转移方程：X Q n =+1； n n Q Q 011=+。
（3）输出方程：nnQ Q X Z 01⋅= （4）画出状态转移图。
5-12 试用负边沿JK 触发器和最少的门电路，实现图图5-70所示的1Z 和2Z 输出波形。
图5-70 题5-12图题解5-12（a）解：由图可知1Z、2Z均以4个ct为周期，因此所设计电路必须是周期性循环输出的，且具有自启动能力。
其状态转换图如图题解5-12（a），状态真值表如表解5.12所示。
表解5.12nQ1nQ11+nQ1+nQ2Z1Z1J1KJK000 1101 10 11 01 10 00 00 11 10 10 ×1 ××0× 11 ×× 11 ×× 1画卡诺图可解得：1==KJ，nQKJ11==，nn QQZ11+=，nn QQZ12⋅=于是，根据驱动方程及输出方程可画出所设的电路逻辑图如图题解5-12（b）解所示。
12JKQQCPJKQQCP≥1&1CPFF ZZFF01图题解5-12（b）5-13 已知电路如图5-71所示，设触发器初态为0，试画出各触发器输出端Q、1Q和2Q 的波形。
JKQQCPD QQCPT QQCPR1CPFF FF FF21图5-71 题5-13解：该电路是异步时序电路，分析时应特别注意各触发器的时钟输入，且要考虑1Q作为2FF 的清零端信号。
图题解5-135-14 已知电路如图5-72所示，设触发器初态为0，试画出在连续7个时钟脉冲CP作用下输出端Q、1Q、2Q和Z的波形，分析输出Z与时钟脉冲CP的关系。
图5-72 题5-14解：（1）列各触发器驱动方程：nQD1=；nQD1=。
（2）状态转移方程：nn QQ11=+；nn QQ11=+。
nQR1=，Q变为0时，清零信号有效，1Q状态被清零。
（3）输出方程：nQCPZ+=（4）画输出波形。
图题解5-14结论：Z是CP的三分频信号，Z的正脉冲宽度与CP相同。
5-15 图5-73是由两个4位左移寄存器A、B、“与门”C和JK触发器DF组成，A寄存器的初始状态为1010123=QQQQ，B寄存器的初始状态为1011123=QQQQ，DF的初态D=Q，试画出在CP作用下图中3AQ、3BQ、CY、DQ的波形。
JK&Q3D0AQCPQ3D0BCPCYF DC图5-73 题5-15解：移位寄存器B的3BQ接0BD，数码在CP作用下不断地循环，3BQ的状态依次为10111011…。
移位寄存器A的输入状态3B3A0AQQD=，根据给定的初始值，在CP作用下，3AQ的状态依次是101010101…。
CY的波形由3AQ与3BQ决定。
所求波形如图题解5-14。
图题解5-155-16 试分析如图5-74所示逻辑图，构成模几的计数分频电路。
D QQCPSCP9BCP174HC290QR123Q Q QS9AR0A0B1&CPG图5-74 题5-16解：通过分析复位信号的产生及复位控制的关系得出如下状态转移图，因此该电路为模M=7计数分频电路。
5-17 试用集成中规模4位二进制计数器74HC161采用复位法（异步清除）及置数法（同步置数）分别设计模M=12的计数分频电路。
解：（1）用复位法实现；（2）用置0000法实现；（3）用置1111法实现；（4）用置任意数（例1000）法实现；（5）用进位输出置最小数实现。
QLD3Q2Q1Q0CLKDCR3D2D1D0CTPCTT74HC161&11CP(a)CPQLD3Q2Q1Q0CLKDCR3D2D1D0CTPCTT74HC16111(b)&QLD3Q2Q1Q0CLKDCR3D2D1D0CTPCTT74HC16111(c)1&QLD3Q2Q1Q0CLKDCR3D2D1D0CTPCTT74HC16111(d)1&QLD3Q2Q1QCLKDCR3D2D1D0CTPCTT74HC16111(e)1CO图题解5-175-18 由2片74HC161组成的同步计数器如图5-75所示，试分析其分频比（即Y 与CP 之频比），当CP 的频率为20kHz ，Y 的频率为多少？图5-75 题5-18解：该电路其模为10016416601=⨯+⨯，经D 触发器2分频后，电路的分频系数为200∶1。