智能保险柜防控系统设计

• reg clk2;
• reg
[7:0]
passed;
程序设计
• parameter
PASSWORD=16'b0001000100010001;//盛放密码的参数
• reg
[15:0]
password;//输入数值盛放寄存器
• //输入的数字编码
• always @( posedge clk1 ) begin
• //尝试次数寄存器
• reg
[1:0]
try_count;
• //输入状态寄存器：error和correct
• reg
error;
• reg
correct;
• //以上为中间状态的一些寄存器和一些所用到的参数
• K0,K1,K2,K3,K4,K5代表数字0-9共10个数 字和1个确认键，1个复位键
四、输入变量对应部件说明
考虑到按键数目不够，采用了一位按键作为 功能转换按键；即前5位按键输入0~4，同 时按下功能转换按键时，按键0~4即转换 为按键5~9，这就弥补了按键数目的不足。 最后两位按键设定为确认输入按键和复位 按键。密码输入完成后可以按确认键检验 密码的正误，报警、输入错误或者其他情 况可以按复位按键重新输入。
二、设计任务及要求
• 1.设计一个密码锁，密码为一个4位的十 进制数，密码固化在锁内
• 2.用户输入密码正确，则开锁灯亮；若不 正确，则报警.
• 3.若用户输入密码不正确，可以按复位键 重新输入密码，重复三次锁死。
三、确定输入和输出变量
• 输入：K0,K1,K2,K3,K4,K5,ret,clk • 输出：passed,error
五、方案论证
• 方案1：基于Verilog HDL原理实现
• 方案2：基于单片机原理实现
• 确定选择方案1，理由是单片机
• 操作复杂，数字电路过程容易调试
六、状态机设计（状态转换图）
状态图
七、程序设计（状态编码）
• module passwd_lock(clk0,passed,one1,two1,three1,four1,zero1,change,error,resetb );
题目：基于Verilog HDL的智能保险 柜防控系统的设计
一、设计的背景、目的和意义
• 背景：锁是一种保险措施，是人类为了保 护自己私有财产而发明的一种钥匙才能开 启的装置，随着人们生活水平的提高和安 全意识的加强，对锁的要求也越来越高， 智能保险柜在这时应求而生。
• 目的和意义：满足现代社会的防盗需要， 避免钥匙极易丢失的缺陷，保险柜有保密 性高，使用时活性好，安全系数高的特点。
• output [7:0] seg;//////段选
• output [7:0] dig;//////位选
程序设计
• reg [3:0] key;
• reg RXBuf0,RXBuf1,RXBuf2,RXBuf3,RXBuf4;
• //display
• reg clk0_div;
• reg [2:0] digyi;////////////yiwei////
•
begin
//检测线路的下降沿
•
RXBuf4 <= four1;
•
four <= ~(RXBuf4 & ( ~four1 ));
•
//
RXFall1<=RXFall;
•
end
• //消除多重按键
• reg
[2:0]
main_state;//主状态
• reg
[2:0]
next_state;//下一个状态
• reg [7:0] dig;/////////////weixuan
• reg [3:0] seg0;/////////////duanxuan
• reg [7:0] seg;
• reg [12:0] CNT_R0;
• reg [18:0] CNT_R1;
• reg clk1;
• reg [21:0] CNT_R2;
•
//
RXFall1<=RXFall;
•
end
• //消除多重按键
• always @( posedge clk1 ) begin
//检测线路的下降沿
•
RXBuf2 <= two1;
•
two <= ~(RXBuf2 & ( ~two1 ));
•
//
RXFall1<=RXFall;
•
end
• //消除多重按
• input one1,two1,three1,four1,zero1,change;
• reg zero,one,two,three,four;
• input yes;
• input
resetb;
//输入复位信号
• input
clk0;
//输入时钟信号
• output
[7:0] passed;
//输出信号
程序设计
• always @( posedge clk1 )
•
begin
//检测线路的下降沿
•
RXBuf3 <= three1;
•
three <= ~(RXBuf3 & ( ~three1 ));
•
//
RXFall1<=RXFall;
•
end
• //消除多重按键
• always @( posedge clk1 )
• parameter
first=3'b000,
•
second=3'b001,
•
third=3'b010,
•
fourth=3'b011,
•
finish=3'b100;
• //通过计时寄存器
• reg
[7:0]
pass_count;
程序设计
• //警报计时寄存器
• reg
[10:0]
alarm_count;
• //主有限状态转换机的三个状态：waits、pass、alarm
• parameter
waits=3'b001,
•
pass=3'b010,
•
alarm=3'b100;
• reg
[2:0]
sub_state;
• reg
[2:0]
next_sub_state;
•
//主有限状态转换机的三个状态：first、second、third、fourth、finish。
//检测线路的下降沿
•
RXBuf1 <= one1;
•
one <= ~(RXBuf1 & ( ~one1 ));
•
//
RXFall1<=RXFall;
•
end
• //消除多重按键
• always @( posedge clk1 ) begint;= zero1;
•
zero <= ~(RXBuf0 & ( ~zero1 ));