异步复位,同步释放的方式,而且复位信号低电平有效
FPGA复位的可靠性设计方法
对Ｆ Ｐ Ｇ Ａ芯 片而 言 ， 在 给 芯片 加 电工 作 前 ， 芯 片 内 部 各个 节点 电位 的变 化情 况均 不确 定 、 不可 控 ， 而 这种 不确 定且 不 可控 的情 况会使 芯 片在 上 电后 的工 作状 态 出现错误 。 因此 ， 在 Ｆ Ｐ Ｇ Ａ的设 计 中 ， 为保 证 系统 能可
，
位端 口 则在实 现 同步 复位 电路 时可 直 接调 用 同步 复
，
复 位 设 计 方 法 分 类
复 位 的 目的是在 仿真 时将 设计 强 制定位 在 一个 可 知状 态 ， 合理 选 择 复 位 方式 是 电路 设 计 的 关 键 。根 据 与 系统 时钟域 的关 系 ， 复 位 电路 可 分 为 同 步 复位 和 异 步复 位 。 同步复 位是 指复 位信 号只 在 时钟沿 到来 时， 才有 效 。否则 ， 无 法完 成对 系统 的复位 工作 。异步 复位 是指 无论 时钟 沿 是否 到来 ， 只要 复 位信 号有 效 ， 便
Ｔ Ｎ ７ ９ 文献标识码 Ａ 文章编 号 １ ０ ０ ７— ７ ８ ２ ０ （ ２ ０ １ ３ ） １ ０—１ ２ ５— ０ ３ 中图分类号
Ｒｅ ｓ ｅ ａ ｒ ｃ ｈ ｏ ｎ Ｒｅ ｌ ｉ ａ ｂｉ ｌ ｉ ｔ ｙ Ｄｅ ｓ ｉ ｇ ｎ Ｍｅ ｔ ｈｏ ｄ ｓ ｏ ｆ ＦＰＧＡ Ｒｅ ｓ ｅ ｔ Ｌｏ ｇ ｉ ｃ
，
除电源开关过程 中引起 的抖动影 响 ， 复位信号需在 电 源稳定后经过一定的延时才能撤销¨ ， Ｆ Ｐ Ｇ Ａ 的复 位
Verilog笔记.5.同步、异步
Verilog笔记.5.同步、异步在数字电路中经常有同步synchronism、异步asynchronism的概念。
异步指输⼊信号和时钟⽆关；同步指输⼊信号和时钟信号有关，实际上就是输⼊信号和时钟信号进⾏了与运算或者与⾮运算。
实际开发中，经常有同步清零、异步清零、同步复位、异步复位等概念，下⾯就给与相关代码演⽰。
简单的异步复位1always @ (posedge clk or negedge rst_n)2if(!rst_n) b <= 1'b0;3else b <= a;简单的同步复位1always @ (posedge clk)2if(!rst_n) b <= 1'b0;3else b <= a;PS：同步复位信号RST必须⾄少长于⼀个时钟周期CLK，否则，这个复位信号引起的变化是不会被检测到的！异步复位、同步释放1always @ (posedge clk)2 rst_nr <= rst_n; //现将异步复位信号⽤同步时钟打⼀拍34always @ (posedge clk or negedge rst_nr)5if(!rst_nr) b <= 1'b0;6else b <= a;78always @ (posedge clk or negedge rst_nr)9if(!rst_nr) c <= 1'b0;10else c <= b;同步复位和异步复位的区别就在于前者的复何信号不能出现在always语句的敏感信号表中，⽆论是同步复位还是异步复位，always语句的结构都是if(Reset)...else... ，否则，综合⼯具将不能正确的综合所有always语句中的赋值最好采⽤⾮阻塞赋值语，否则，可能会导致仿真与综合的不⼀致”。
编码规范——精选推荐
编码规范编码规范整理初稿1命名规范1.1顶层⽂件命名规范级别: 规定说明: 采⽤芯⽚型号名+top的命名⽅式⽰例：xxxx_top.v1.2⼦系统顶层命名规范级别: 规定说明: 采⽤⼦系统缩写+top的命名⽅式⽰例：xxxx_top.v1.3存储器模块命名规范级别: 规定说明: RAM存储器模块的⽂件命名采⽤下⾯的形式：时钟类型_Ram类型_深度x位宽[w_深度x位宽r][_reg].v时钟类型:读写时钟同步⽤com，异步⽤diffRam类型:对于双⼝ram为dpram，对于单端⼝ram为ram，对于单端⼝rom为rom，对于FIFO为fifo，对于移位寄存器为shift；_深度x位宽:⽤于描述写端⼝的位宽以及该位宽对应的深度；[w_深度x位宽r]:可选字段，⽤于描述读端⼝的位宽以及该位宽度对应的深度，若存储器读写端⼝位宽⼀致，或存储器只读，该字段可省略；[_reg]:可选字段，采⽤寄存器输出的使⽤需要以_reg为结尾进⾏标⽰，输出不采⽤寄存器输出的则不使⽤.⽰例：1.4模块命名规范其他约束级别: 规定说明: ⼀个设计⽂件只包含⼀个模块，为了⽅便阅读查找，⽂件名应与⾥⾯的模块（module）名相同⽰例：1.5⽂件名应由字母、数字及下划线组成,⾸字符应为字母级别: 规定说明: 命名只能由26个英⽂字母（a-z，A-Z）、数字（0-9）或者下划线( _ )组成。
不允许使⽤破折号和连续的下划线。
第⼀个字符只能使⽤字母，不能使⽤下划线。
⽰例:1.6信号名使⽤有意义的名字，不宜超过32个字符级别: 规定说明: ⽂件名和信号名应尽量做到望⽂⽣义，⾔简意赅，同时不宜超过32个字符。
⽰例:1.7⽤下划线分开多个单词级别: 规定说明: 由多个字符串组成的⽂件名或者信号名，每个字之间要⽤下划线分开说明：可读性⽰例:1.8常量应⽤⼤写字母表⽰，推荐以“C_”打头级别: 规定说明: 常量应⼤写。
包括参量（parameter）名、⽂本宏名都要⼤写说明：提⾼可读性⽰例:1.9模块内部的信号以“S_”打头，其他字母建议⼩写级别: 规定说明: 对内部定义的信号，命名以”S_”打头,其他字母⼩写。
IC设计中同步复位与
IC设计中同步复位与异步复位的区别异步复位是不受时钟影响的，在一个芯片系统初始化（或者说上电）的时候需要这么一个全局的信号来对整个芯片进行整体的复位，到一个初始的确定状态。
而同步复位需要在时钟沿来临的时候才会对整个系统进行复位。
请注意，如果芯片是有多个时钟的系统，那么如何保证不同时钟域的电路能够“同时”复位将会是一个重要的问题，此外，如果你的时钟是一个低频时钟，那么在这个系统（包括其他芯片）上电时如何保证能和其他芯片同时复位？硬件全局异步复位是必要的，请注意这里加上了“全局”，这是因为异步复位既然要对整个芯片“同时”复位，那么布线延时绝不能不考虑，使用FPGA设计时芯片的异步复位必须要走全局网络。
再提醒一点，芯片中最好不要出现多个异步复位。
一个关键原因是对于FPGA而言，多个异步复位信号难以实现前面要求的“全局网络”。
异步复位最大的优点是, 数据通路就可以不依赖于时钟而确保清洁可控。
然而, 异步复位也有其固有的缺陷。
异步复位设计的DFT (可测性设计) 与STA (静态时序分析) 的复杂性要高于同步复位设计; 但异步复位中最严重的问题是, 如果异步复位信号在触发器时钟有效沿附近“释放”(复位信号从有效变为无效) 的话, 可能会导致触发器输出的亚稳态。
同步复位和异步复位的比较（转载）无论同步还是异步复位，在对触发器时序进行分析的时候，都要考虑复位端与时钟的相位关系。
对于同步复位，复位信号可以理解为一个普通的数据信号，它只有在时钟的跳变沿才会其作用，一般只要复位信号持续时间大于一个时钟周期，就可以保证正确复位。
对于异步复位，复位可以在任何时候发生，表面上看跟时钟没有关系，但真实情况是异步复位也需考虑时钟跳变沿，因为时钟沿变化和异步复位都可以引起Q端数据变化，如果异步复位信号跟时钟在一定时间间隔内发生变化，Q值将无法确定，即亚稳态现象。
这个时候既是异步复位信号持续时间再长都没有办法，因为不定态已经传递下去。
数字化设计与制造技术面试基本问题有哪些
数字化设计与制造技术面试基本问题有哪些1.描述对芯片设计流程的理解目前主要接触的是前端设计，主要包括规格制定，客户向芯片设计公司提出设计要求；芯片公司根据客户需求进行方案设计和架构实现，划分具体模块；然后就是HDL编码，使用硬件描述原因呢将模块功能使用代码描述实现，也就是将实际的硬件电路通过HDL 语言编写出来，形成RTL级代码；接着就是仿真验证，检验编码设计的正确性，检验的标准是前面设计的规格；逻辑综合，仿真验证通过，进行逻辑综合。
结果是把HDL代码翻译成门级网表netlist，综合后需要再次进行仿真验证；STA静态时序分析，主要再时序上对电路进行验证，检车电路上是否存在建立时间和保持时间的违例；形式验证，这个不是很懂。
后端的就没怎么接触了，验证完之后就开始板调了。
2.谈谈你所了解的低功耗设计的方法和思路在CMOS技术中，动态功耗与门和金属引线的寄生电容充放电有关，在电容中消耗电流的一般方程式I=V*C*F其中I是电流，v是电压，C是电容，F是频率。
在FPGA设计中，电压通常是固定的，只留下电容C和频率f对电流的操纵，电容直接与随时被触发的门的数量以及连接这些门的布线长度有关，频率f直接与时钟频率有关。
为了是输入器件的功耗最小化，最小化驱动输入的信号上升和下降的时间，动态功耗随着电压的平方减弱，但是降低电压对性能有负面的影响。
3.何为同步复位和异步复位，怎么理解同步复位异步释放？与时钟同步的复位就是同步复位，与时钟无关的就是异步复位，在FPGA中的器件有不同的同步或异步器件，设计时根据具体情况具体分析。
所谓异步复位和同步释放，是指复位信号是异步有效的，即复位的发生与clk无关。
后半句“同步释放”是指复位信号的撤除（释放）则与clk相关，即同步的。
异步复位与同步释放
异步复位与同步释放很多时候，我们都希望系统一上电以及在仿真开始的时候所有寄存器都有一个已知的状态。
复位有两种方式，即同步复位和异步复位。
同步复位：“同步”的意思是和工作时钟同步。
也就是说当时钟的上升沿（下降沿）来到时检测到按键的复位操作才有效，否则无效。
如下图所示为同步低复位波形。
异步复位：“异步”的意思是和工作时钟不同步。
也就是说寄存器的复位不关心时钟的上升沿（下降沿）是否到来，只要有检测到按键被按下，就立刻执行复位操作。
如下图所示为同步低复位波形。
同步复位还是异步复位我们以D触发器为例来说明Inter（Altera）的器件是用同步复位好还是异步复位好。
先来看一下同步复位D触发器的RTL代码，如下所示：//---------------------------------01module test(02 input wire sclk ,03 input wire rst_syncn ,04 input wire d ,0506 outputreg q07);0809always@(posedge sclk)10 if(rst_sync_n ==1'b0)11 q <=1'b0;12 else13 q <= d;1415endmodule//--------------------------------在Quartus工具中编写完RTL后点击“Start Analysis & Synthesis”图标进行分析和综合。
然后双击“Netlist Viewers”下的“RTL Viewer”查看RTL视图。
如下图所示，可以看到一个 D触发器的结构，也可以称为寄存器，但是还附加了一个选择器，用于同步复位的控制。
点击“Start Compilation”图标全编译进行布局布线，完成后我们可以看到“Flow Summary”资源使用量，如下图所示，可以看到使用了LE中的一个组合逻辑资源和一个时序逻辑资源。
基于FPGA的洗衣机控制器设计
课题：基于FPGA的洗衣机控制器前言一、洗衣机控制器主要内容l.任务要求和内容设计制作一个洗衣机的正反转定时控制线路。
1）控制洗衣机的电机作如下运转定时开始――正转10S――暂停5S――反转10S――暂停5S――定时到停止定时未到2）用2位七段数码管显示定时时间（S）。
2．洗衣机控制器的使用步骤：(1)电路上电后，在Start拨码开关未闭合前可以由UpKey和DownKey按键开关“+”“-”设置总的工作时间，确定洗衣机控制器工作允许时间。
(2)设定好允许工作时间后，闭合Start开关，洗衣机控制器开始工作。
(3)可以看见指示正转LED灯亮10s，停转LED灯亮5S，反转LED灯亮10s，停转LED亮5s，如此反复直至工作允许时间为0，蜂鸣器发出警报。
二、设计原理简介洗衣机控制器的设计主要是时序控制和定时器的设计，由一片FPGA和外围电路构成电器控制部分。
FPGA接收键盘的控制命令，控制洗衣机的正转、反转、停机和定时时间为0报警的工作状态、控制并显示工作状态以及显示定时时间。
对FPGA芯片的编程采用模块化的Verilog HDL (硬件描述语言)进行设计，设计由分频模块，按键消抖模块，定时时间自减模块，时序中心控制模块，数码管显示模块组成，顶层实现整个芯片的功能。
顶层使用原理图实现，底层由Verilog HDL语句实现。
FPGA的输入时钟为20M hz，因此使用了分频模块输出1hz的方波给定时器设定自减模块提供每1s自减1的信号，定时器模块输出的自减值输入给数码管显示译码模块和时序控制模块，通过译码模块定时器的值可以在数码管上显示，同时定时器的值输入到时序控制模块由此可以控制洗衣机的正转、反转、停机和报警工作方式。
通过按键消抖模块可以准确无抖动的设定定时器的工作时间。
目录一、前言 (2)二、目录 (3)三、正文 (4)3.1洗衣机控制器的整体框图及原理 (4)3.2洗衣机控制电路单元模块设计和仿真 (5)3.2.1按键消抖模块的设计 (5)3.2.2时钟分频模块的设计 (6)3.2.3定时器设定和自减模块的设计 (7)3.2.4时序中心控制模块的设计 (8)3.2.5数码管显示译码模块的设计 (9)四、电路调试 (11)五、结束语和心得体会 (12)六、参考文献 (13)七、附录 (13)7.1 FPGA系统板部分原理图 (13)7.2 FPGA系统板PCB图 (15)三、正文3.1 洗衣机控制器的整体框图及原理：基于fpga的洗衣机控制器电路主要由五大模块组成，分别为按键消抖模块，时钟分频模块，定时器设定和自减模块，时序中心控制模块，数码管显示译码模块。
数字IC面试题
注：红色为不会数字部分逻辑同步复位和异步复位：同步复位：同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。
同步复位优缺点：1）、优点：同步复位可以保证100%同步，可以对小的复位毛刺滤波；同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；a、有利于仿真器的仿真b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺2）、缺点：同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度；同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。
同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。
b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
C. An active clock is essential for a synchronous reset design. Hence you can expect more power consumption.异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位异步复位优点：1）、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；2）、电路在任何情况下都能复位而不管是否有时钟出现。
a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源b、设计相对简单。
c、异步复位信号识别方便d、Clocking scheme is not necessary for an asynchronous design. Hence design consumes less power. Asynchronous design style isalso one of the latest design options to achieve low power. Design community is scrathing their head over asynchronous design possibilities.异步复位缺点：1）、最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态，从而使复位失败。
ASIC设计中的同步复位与异步复位
ASIC 设计中的同步复位与异步复位Synchronous Reset and Asynchronous Reset in ASIC Design盛 娜3 刘志军SHENG Na LIU Zhi 2jun摘 要 复位问题是ASIC 设计中的一个关键问题,其处理得当与否将直接影响整个电路的性能,在此本文从多个角度对同步复位和异步复位进行了讨论和分析,并且比较了各自的优缺点,重点针对异步复位过程中存在的亚稳态问题采用两级复位同步和复位分配缓冲树的方法进行了相应的解决。
关键词 同步复位 异步复位 亚稳态 ASIC Abstract Reset is one of the key problems in ASIC design ,it will directly in fluence the performance of the whole design if it is done properly or not.This paper discussed and analyzed the synchronous reset and the asynchronous reset from several different perspectives.A C omparis on between them in the advantages and the disadvantages was conducted.The metastability problem ,exiting in the process of asynchronous reset ,was res olved by adding the tw o 2level reset syn 2chronizer logic and using reset distribution bu ffer tree.K eyw ords Synchronous reset Asynchronous reset Metastability ASIC3山东大学信息科学与工程学院 济南 2501001 引言复位问题是ASIC 设计中一个基本而又重要的问题。
异步复位,同步释放的方式,而且复位信号低电平有效
异步复位，同步释放的方式，而且复位信号低电平有效一、特点：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。
否则，无法完成对系统的复位工作。
用Verilog描述如下：always @ (posedge clk) beginif (!Rst_n)...end异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。
用Verilog描述如下：always @ (posedge clk,negedge Rst_n) beginif (!Rst_n)...end二、各自的优缺点：1、总的来说，同步复位的优点大概有3条：a、有利于仿真器的仿真。
b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。
他的缺点也有不少，主要有以下几条：a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。
同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。
b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
2、对于异步复位来说，他的优点也有三条，都是相对应的：a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。
b、设计相对简单。
c、异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。
缺点：a、在复位信号释放(release)的时候容易出现问题。
具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。
b、复位信号容易受到毛刺的影响。
三、总结：所以说，一般都推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。
这样就可以两全其美了。
探寻FPGA LAB底层资源、复位、上电初值
一、LAB内部资源Cyclone III 每个LAB包括16个LE ，每个LAB 还包括LAB control signals、LE carry chains、Register chains、Local interconnect，需要对LAB control signals 有所了解。
每个LAB 的LAB control signals 包括Two Clocks、Two clock enables、Two asynchronous clears、One synchronous clear、one synchronous load，这些信号都是LAB-wide 作用的。
LAB-wide: 比如某个LE的register 使用的时钟是clk1,那么这个clk1 的作用域是整个LAB，此LAB 内任何一个register都连接了此clk1，或者说clk1走的是LAB内的时钟网络，注意，虽然作用域是整个LAB，但是任意某个LE 可以选择不用此时钟。
这就像，家里的水龙头，整栋楼使用的是同一个供水管道（作用域：整栋楼），但是对于各家各户，提供给你们家的只是一个水龙头（接口），你可以选择打开或者不用。
对于Cyclone III 每个LAB 有Two clocks ，这就是说这个楼有两个供水管道，每户人家可以选择打开水龙头A 或者水龙头B ，或者不用水。
但是，想打开水龙头C ，对不起，这栋楼只有两个供水管道（假设每个管道只提供给各户一个接口）。
有了上边的概念，一切就简单了。
Two clocks ：两个时钟域的不同LEs,可以位于同一个LAB模块内，但是三个时钟域的不同LEs，绝对不同位于同一个LAB中，编译时，布局布线时，编译器会自动把这些LEs分配到不同的LAB内，如果通过Chip Planner ECO 改动不同时钟域(三个以上)的LEs 到同一个LAB 编译时会报错；One synchronous clear ：同一个LAB 只有一个同步复位线，不同同步复位的LEs 不能位于一个LAB 内！其它LAB内控制信号亦如此！二、谈一谈复位的问题1、在assignment -setting -Device and Pins -General 中Enable device-wide reset(DEV_CLRn) ，打勾，使能全局清零管脚，不打勾，这个脚就是普通IO 脚，这个脚只能chip-wide 寄存器清零，不能置 1 ，一般不用此脚当复位脚！因为复位后有些初值不希望是0 ，而且这个复位脚只能对寄存器清0 ，对组合逻辑无效。
数字电路设计中需要考虑的问题1
时间与保持时间与D1的建立时间与保持时间是没有任何关系的，而只与D2前面的组合逻辑延时和D1的输出延时有关系
skew是指时钟偏移,同样的时钟产生的多个子时钟信号之间的延时差异。它表现的形式是多种多样的，既包含了时钟驱动器的
另外3.3V LVCMOS 可以直接驱动5V的TTL电路
1）TTL电路是电流控制器件，而CMOS电路是电压控制器件。
2）TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。
LVCMOS : Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
TTL ： Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
考虑D种情况：忽略时钟clk延时情况下，可以不考虑保持时间
通常不用考虑D1、D2共用时钟clk的延时，FPGA全局时钟网络可以保证延时可以忽略，
通常也不用考虑D2的保持时间，这个是因为通常数据都保持一个时钟，同时又有线路的延时，故到达D2的信号相对于时钟会后移
离零较近。(VOH可以认为是额定高电平，类似于TTL的2.4V)
数字电路中，由TTL电子元器件组成电路使用的电平。电平是个电压范围，规定输出高电平>2.4V,输出低电平<0.4V。在室温下，
1）同步复位和异步复位在FPGA的实现与所选的器件有关。有些器件里的触发器本身就具有同步/ 异步复位端，在这样的器件
基于FPGA的曼彻斯特码功能实现技术
基于FPGA的曼彻斯特码功能实现技术茅飞;朱昊;朱兴华;朱志勇【摘要】随着曼彻斯特码的应用场合不断扩展,对曼彻斯特编解码的研究与应用也在不断深入和扩展,基于CYCLONE Ⅱ系列FPGA芯片,利用VHDL硬件描述语言和Quartus Ⅱ 9.0开发环境,完成了曼彻斯特编解码模块的设计.在编解码模块的复位单元中使用了异步复位、同步释放的双缓冲电路,降低了异步复位发生亚稳态的概率和减少了同步复位的资源消耗.经过数字仿真波形分析,验证了设计方法的可行性和正确性.【期刊名称】《机电产品开发与创新》【年(卷),期】2011(024)006【总页数】3页(P148-150)【关键词】曼彻斯特码;现场可编程门阵列;编解码模块【作者】茅飞;朱昊;朱兴华;朱志勇【作者单位】南京康尼电子科技有限公司,江苏南京210013;南京工程学院先进数控技术江苏省高校重点建设实验室,江苏南京211167;常州大学机械工程学院,江苏常州213016;南京康尼电子科技有限公司,江苏南京210013【正文语种】中文【中图分类】TN910 引言曼彻斯特 (Manchester)码又称裂相码、双向码，是信道编码的一种码型，已广泛应用在数控测井、安全系统、环境控制系统和车辆总线等领域。
对曼彻斯特码应用的研究也逐渐深入和扩展，如孙枫叶等人研究了曼彻斯特编码在RFID（Radio Frequency Identification，射频识别系统）电子标签中的应用[1]，陈志颖研究了曼彻斯特解码在列车控制中心数据传输中的应用[2]，张淑玲等人研究了曼彻斯特解码在测井数据传输中的应用[3]等。
目前常用的曼彻斯特编解码器是由美国英特锡尔（Intersil）公司生产的HD6408和HD6409集成芯片，但其最高传输速率只有1MB/s，且需要辅助电路实现串并转换和并串转换功能，无形中影响了工作效率和使用成本。
鉴于此，有学者研究了高速单片机实现曼彻斯特编解码功能的应用[4]，然而一直被功能可维护性、可移植性和系统可升级等问题困扰，随着半导体技术的快速发展和生产工艺水平的不断提高，FPGA（Field Programmable Gate Array，现场可编程门阵列）[7]和 CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）[5,6]实现曼彻斯特编解码功能的应用芯片凭借其在性能和密度方面的提高和具有性能高、密度高、电压低、功耗低、可靠性高等优点脱颖而出，本文介绍了基于FPGA的曼彻斯特编解码功能的实现方法和技术。
复位电路——精选推荐
复位电路 时钟电路我第⼀篇博客已经说讲过了，今天我们来聊聊复位电路。
当然，复位电路博⼤精深，并不是三⾔两语就能说清楚的，因此这⾥也是聊聊复位电路的基础，更深的研究需要在实际的项⽬中才能深有体会。
本⽂的主要内容有: ·复位电路概述 ·同步复位电路 ·异步复位电路 ·复位策略——复位⽹络1.复位电路概述 复位信号在数字电路⾥⾯的重要性仅次于时钟信号。
对电路的复位往往是指对触发器的复位，也就是说电路的复位中的这个“电路”，往往是指触发器，这是需要注意的。
有的电路需要复位信号，就像是有的电路需要时钟信号那样，⽽有的电路是不需要复位信号的。
复位⼜分为同步复位和异步复位，这两种各有优缺点。
下⾯我们主要来说说复位信号的⽤途和不需要复位信号的情况。
(1)复位的⽬的 复位最基本的⽬的就是使电路(主要是触发器)进⼊⼀个能稳定操作的确定状态(主要是触发器在在某个确定的状态)，主要表现为下⾯两点:①使电路在复位后从确定的初始状态运⾏: ·上电的时候，为了避免上电后进⼊随机状态⽽使电路紊乱，这个时候你就需要上电复位了。
·有时候，电路在某个状态下，你想或者别⼈要求你从电路的初始状态开始进⾏延时你的电路功能，这个时候你就要对你的电路进⾏复位，让它从最初的状态开始运⾏。
②使电路从错误状态回到可以控制的确定状态： 有的时候，你的电路发⽣了异常，⽐如说状态机跑飞了、系统供电炸了之类的，总之就是电路运⾏得不正常了，这个时候你就要对电路进⾏复位，让它从错误的状态回到⼀个正常的状态。
上⾯说的都是和实际电路有关的，下⾯我们就从电路仿真的⾓度看⼀下复位信号的重要性。
·仿真的要求 复位信号在仿真⾥⾯主要是使电路仿真时具有可知的初始值: 在仿真的时候，信号在初始状态是未知状态(也就是所谓的x，不过对信号初始化之后的这种情况除外，因为仿真的时候对信号初始化就使信号有了初始值，这就不是x了)。
RTL概念与常用的RTL建模
RTL概念与常⽤的RTL建模RTL(Register transfer Level)级和综合(Synthesize)的概念在之前我们已经谈过，HDL语⾔有五个层次：系统级，⾏为级，RTL级，门级，晶体管级。
⽽我们主要也是在RTL级使⽤Verilog语⾔。
RTL正如它名字说的那样，主要描述的是寄存器到寄存器之间逻辑功能的实现，它不具体关⼼到底使⽤了多少逻辑门，因⽽⽐门级更为简单和⾼效。
RTL级的重要特点：可综合。
何谓综合？综合即将原理图或者HDL语⾔描述的电路转换成逻辑门的连接，门级⽹表。
RTL级的基本要素和设计步骤典型的RTL级的设计包含三个部分：时钟域描述，时序逻辑描述，组合逻辑描述。
较为推荐的设计步骤如下：1.功能定义与模块拆分2.定义所有模块接⼝3.设计时钟域：注意全局时钟资源⼏乎没有时钟偏斜(Clock Skew)但时延(Clock Delay)⼤，驱动能⼒强；第⼆全局时钟偏斜⼩，但时延⼩，驱动能⼒次之。
4.考虑设计中的关键路径：关键路径即时序要求最紧张的路径，主要由频率、建⽴时间(Tsetup)、保持时间(Thold)等制约，同时可以⽤pipeline或者逻辑复⽤等⽅法缓解。
5.顶层设计：推荐使⽤⾃顶向下的设计，这同模块规划是⼀致的。
6.FSM状态机：后续有专门介绍7.时序逻辑设计8.组合逻辑设计常⽤RTL级建模⾮阻塞赋值、阻塞赋值、连续赋值这⾥再次提到了这三个概念，可见其⾮常重要。
为了避免错误：推荐在组合逻辑电路中仅使⽤阻塞赋值，在时序逻辑设计中统⼀使⽤⾮阻塞赋值。
//cnt1================reg [3:0] cnt_out;always@(posedge clk)cnt_out <= cnt_out + 1;//cnt2================reg [3:0] cnt_out_plus;always@(cnt_out)cnt_out_plus = cnt_out +1;//cnt3================wire [3:0] cnt_out_plus;assign cnt_out_plus = cnt_out + 1;注意：在cnt2和cnt3中不能使⽤ cnt_out = cnt_out + 1;原因在于他们都是组合逻辑电路，这样写必然造成组合逻辑的闭环，可能产⽣竞争冒险，⽽时序逻辑在时钟控制下看似存在电⽓连接但是实际上不会连续赋值（即输出在输⼊改变⽴刻改变）。
微处理器设计中的时序验证及优化
微处理器设计中的时序验证及优化朱宇耀;苏凯雄;陈建【摘要】为了解决微处理器设计中时序验证和性能优化问题,采取可综合代码设计到静态时序分析过程中针对关键路径进行处理的策略,完成了系统性能优化的完整流程.理论分析和实践结果证明,根据RTL级的静态时序分析结果进行系统关键路径的优化,可显著提高微处理器的总体性能,减少设计的迭代次数,缩短了设计的周期.%In order to solve the problem of time sequence verification and performance optimization in the process of microprocessor design, the processing strategy for critical path is carried out in the process from synthesizable code design to static timing analysis to fulfil the full flow of system performance optimization. Theoretical analysis and practical results show that the optimizing design for critical path in systems according to the result of static time sequence analysis in RTL-level can significantly improve the overall performance of the microprocessor, reduce its iteration time, and shorten its design cycle.【期刊名称】《现代电子技术》【年(卷),期】2012(035)008【总页数】4页(P147-149,153)【关键词】微处理器;关键路径;可综合代码设计;静态时序分析【作者】朱宇耀;苏凯雄;陈建【作者单位】福州大学物理与信息工程学院,福建福州 350002;福州大学物理与信息工程学院,福建福州 350002;福州大学物理与信息工程学院,福建福州 350002【正文语种】中文【中图分类】TN710-340 引言随着集成电路设计技术的发展，特征尺寸不断缩小，芯片功能和规模日趋复杂[1]。
同步和异步复位
同步和异步复位1、一谈到复位操作，我们几乎再熟悉不过了。
但令人烦心的是，异常的复位操作却时而发生。
对于单独的asic设计来说，reset信号主要目的是为了在仿真过程中强制使整个asic设计进入一个已知的工作状态。
对于大多数asic设计来说，对数据的处理都是遵循同一个规则即：先同步，再处理，最后输出。
如果同步信号丢失，那么asic将会重新进行再获取同步的操作。
如果这类asic 的设计完全正确，那么所有未使用的状态都将会指向“开始获得同步信号”状态。
这类系统能够在没有reset信号情况下正确运行。
如果一个asic设计中其状态机在综合阶段采用了“don’t care”逻辑状态的话，那么这个系统就需要reset复位信号。
笔者认为，通常情况下asic设计中每个触发器都应当有复位端口，不管这个系统是否需要。
但有些状况例外，比如在高速应用的场合，一些跟随触发器（follower ff用作简单的移位寄存器）为了达到更高的性能而不需要reset端。
另外，我们还需要考虑不同的复位策略，即如果系统需要，那么到底是使用同步还是异步复位。
首先我们来研究一下同步复位。
2、触发器通常的编码风格同步复位触发器与无reset的跟随触发器图1 编码风格1中两个ff，一个带同步复位，一个不带图1中的第一个触发器带同步reset，由它采样的数据q1传递给第二个触发器；第二个触发器不带reset，它的作用就是简单数据移位。
正确的代码风格1如下：注意如果采用下面编码风格2会出现什么问题？此代码综合出的逻辑如图2所示。
图2 编码风格2第二个触发器产生了一个不需要的加载使能信号由于代码中把一级触发器和二级触发器放在了一个进程块中处理，所以一级触发器的同步reset信号rst_n将作为二级触发器的加载使能信号，而这属于多余的逻辑，我们并不需要！造成以上编码风格1和2产生的不同逻辑的原因在于使用了同步reset，如果采用异步reset策略，那么两种编码风格所生成的逻辑是完全相同的，不会产生多余的逻辑。
smartfusionamba指南
SmartFusion应用指南MSS-AMBA相关文档阅读笔记2010/12/15Embeddedhengheng1 AHB BUS MATRIX---MSS的脊梁1.1AHB BUS MATRIX简介AHB BUS MATRIX 是多层AHB 矩阵。
允许一个主机操作A从机，另一个主机操作B 从机。
当二者同时对C进行操作时，仲裁模块发挥作用，采用客户定制的方式或者乒乓方式对主机进行仲裁。
理论吞吐量为16Gbps.通过上图，得知AHB MARTIX共拥有5个MASTER和8个SLAVE。
在AHB BUS MATRIX 中实现的路径是理论路径的子集。
此外，CORTEX-M3的IBUS和DBUS在MATRIX内部被多路选择，因此公用一个MASTER PORT，二者无法同时激活。
1.2AHB BUS MATRIX连接关系通过上表可以得知，AHB BUS MATRIX中各master与slave的连接权限。
一般来说，除了CORTEX-M3外的master 和slave在上电时都会被关掉，用户需要通过设置AHB_MATRIX_CR中的相关位来打开这些master和slave。
CORTEX-M3是系统中唯一可以是使能其他MASTER的MASTER,因为其PPB总线上挂了一个可以使能其他MASTER的控制寄存器。
注意，关于ENVM使用时，需要明确一点，在命令ENVM进行编程或者擦写时，其他MASTER不会自动得知ENVM是不可读取的。
因此，此时需要通过软件信号来控制其他MASTER的连接路径。
1.3仲裁简介：仲裁器在slave的端口上。
通常仲裁方式分为两种:循环方式和权重循环方式。
通过设置AHB_MATRIX_CR中的COM_WEIGHTEDMODE位来切换。
循环方式权重循环方式2.AMBA BUS 简介：（结合ACTEL的IP Core）2.1AHB Lite CoreAHB Lite Core 是AHB Lite 总线的一种多层实现，它包含2个Master，16个Slave和1第17个超大空间的slave。
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异步复位，同步释放的方式，而且复位信号低电平有效
一、特点：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。
否则，无法完成对系统的复位工作。
用Verilog描述如下：always @ (posedge clk) beginif (!Rst_n)...end异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。
用Verilog描述如下：always @ (posedge clk,negedge Rst_n) beginif (!Rst_n)...end
二、各自的优缺点：1、总的来说，同步复位的优点大概有3条：a、有利于仿真器的仿真。
b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。
他的缺点也有不少，主要有以下几条：a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。
同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。
b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
2、对于异步复位来说，他的优点也有三条，都是相对应的：a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。
b、设计相对简单。
c、异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。
缺点：a、在复位信号释放(release)的时候容易出现问题。
具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。
b、复位信号容易受到毛刺的影响。
三、总结：所以说，一般都推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。
这样就可以两全其美了。
always @(posedge clk or negedge rst_n)
if(!rst_n) b = 1b0;
else b = a;。