高性能DSP内核二级Cache的时序优化

摘要 (i)

ABSTRACT (ii)

第一章绪论 (1)

1.1 研究背景 (1)

1.2 国内外相关研究 (2)

1.3 课题研究内容与意义 (4)

1.4 本文组织结构 (6)

第二章二级Cache数据存储体的固化设计 (7)

2.1 数据存储体结构 (7)

2.2 常规设计的布局优化 (8)

2.2.1布局规划 (8)

2.2.2存储体的布局 (9)

2.2.3寄存器的摆放 (11)

2.3数据存储体时钟树的设计 (12)

2.3.1 时钟树综合的自动实现 (12)

2.3.2 常规手动时钟树的设计实现 (14)

2.3.3 多时钟源的设计 (18)

2.3.4 三种时钟树设计结果分析 (20)

2.4 基于脉冲触发器的设计实现 (22)

2.4.1脉冲触发器结构分析 (22)

2.4.2 带数据选择显式脉冲触发器的实现 (24)

2.4.3 应用结果对比分析 (25)

2.5 本章小结 (26)

第三章二级Cache控制器流水线的物理级优化 (27)

3.1 时序优化策略 (27)

3.2二级Cache控制器流水结构分析及布局 (28)

3.2.1 Cache控制器流水结构分析 (29)

3.2.2 与L2_databanks相邻的寄存器布局 (29)

3.2.3 端口处寄存器的放置 (30)

3.3 寄存器阵列的分析及优化 (31)

3.3.1 延时模型 (31)

3.3.2 寄存器阵列的电路设计及优化 (35)

3.4 优化结果对比 (39)

3.5 本章小结 (40)

第四章二级Cache布线后时钟偏差自动化补偿算法实现 (41)

4.1自动有用时钟偏差的实现 (41)

4.1.1 使用方法 (41)

4.1.2 实现过程 (42)

4.2 布线后时钟偏差补偿算法的实现 (43)

4.2.1 算法的基本思想 (43)

4.2.2 算法实现 (46)

4.3 优化结果对比分析 (52)

4.3.1 算法优化效果对比分析 (52)

4.3.2 三种方法整体效果对比分析 (54)

4.4 本章小结 (55)

第五章结束语 (56)

5.1 全文工作总结 (56)

5.2 工作展望 (57)

致谢 (58)

参考文献 (60)

作者在校期间取得的学术成果 (63)

表2.1 两种方案的时序评估 (11)

表2.2 三种时钟树延时对比 (21)

表2.3 标准单元与脉冲触发器时序和功耗对比结果 (25)

表3.1 总的reg2reg时序对比 (39)

表3.2 前五条关键路径对比 (39)

表4.1 使用算法优化后关键路径时序对比结果 (53)

表4.2 未优化前10关键路径当前栈和下一栈时序情况 (53)

表4.3 优化后10条路径时序对比 (54)

表4.4 传统自动优化与三种方法整体使用效果对比 (54)

图1.1 时钟脊柱+网格型时钟的多点时钟树结构图 (3)

图1.2 YHFT-XX的Core整体结构图 (5)

图2.1 64位位宽单体结构图 (7)

图2.2 存储体数据结构图 (8)

图2.3 数据存储体的布局方案 (9)

图2.4 两种方案金属使用情况 (10)

图2.6 时钟树综合前的结构 (13)

图2.7 平衡树结构图 (14)

图2.9 时钟偏差示意图 (17)

图2.10 缓冲器插入过程图 (18)

图2.11 多点时钟树划分 (19)

图2.12 三种时钟树设计结果 (20)

图2.13 脉冲触发器通用结构 (23)

图2.14 AMD-K6内部隐式脉冲触发器结构 (23)

图2.15 半动态显式脉冲触发器基本结构 (24)

图2.16 脉冲控制16个触发器结构图 (24)

图2.17 选择电路结构 (24)

图2.18 带选择脉冲触发器电路图 (25)

图3.1 链状转化树状典型结构图 (28)

图3.2 L2_databanks与外部寄存器基本流水框图 (29)

图3.3 二级Cache布局结构示意图 (30)

图3.4 部分寄存器处理结果 (31)

图3.5 典型树结构RC网络 (32)

图3.6 考虑线负载的逻辑门延时模型 (33)

图3.7 互连线插入缓冲器模型 (34)

图3.8 M-C方法实现流程图 (36)

图3.9 行选列选结构图 (37)

图3.10 译码电路实现 (37)

图3.11 读写选择结构图 (38)

图3.12 电路部分布局图 (39)

图4.1 关键路径结构示意图 (43)

图4.2 违反路径各自优化示意图 (44)

图4.3 基于公共路径有用偏差优化的结构图 (45)

图4.4 理想的接收端寄存器示意图 (46)

图4.5 通过net连接寄存器的两种典型情况 (47)

图4.6 Capture_point输出数据到多寄存器示意图 (48)

图4.7 可增延时量流程图 (49)

图4.8 路径违反说明示意图 (50)

图4.9 缓冲器插入实现流程图 (52)