低介电常数材料在超大规模集成电路工艺中的应用

低介电常数材料在超大规模集成电路工

艺中的应用

摘要：本文概述了低介电常数材料（Low k Materials）的特点、分类及其在集成电路工艺中的应用。指出了应用低介电常数材料的必然性，最后举例说明了低介电常数材料依然是当前集成电路工艺研究的重要课题，并展望了其发展前景。

1引言

半导体集成电路技术的飞速发展推动了新材料、新技术的不断进步，也使得半导体工业成长为工业界不可忽视的力量。随着线宽的不断减小、晶体管密度的不断提升，越来越多的人把目光投向了低介电常数材料在超大规模集成电路中的应用。当Intel，IBM，AMD，Motorola，Infineon，TSMC以及UMC等公司相继宣布将在0.13 mm及其以下的技术中使用低介电常数材料时，对低介电常数材料（Low k materials）及其工艺集成的研究，就逐渐成为半导体集成电路工艺的又一重要分支。

在集成电路工艺中，有着极好热稳定性、抗湿性的二氧化硅（SiO2）一直是金属互联线路间使用的主要绝缘材料。而金属铝（Al）则是芯片中电路互联导线的主要材料。然而，随着集成

电路技术的进步，具有高速度、高器件密度、低功耗以及低成本的芯片越来越成为超大规模集成电路制造的主要产品。此时，芯片中的导线密度不断增加，导线宽度和间距不断减小，互联中的电阻（R）和电容（C）所产生的寄生效应越来越明显。图1是集成工艺技术与信号传输延迟的关系。随着集成工艺技术的提高（线宽的减小），由互联引起的信号延迟也就成为制约芯片性能提升的重要因素。

当器件尺寸小于0.25mm后，克服阻容迟滞（RC Delay）而引起的信号传播延迟、线间干扰以及功率耗散等，就成为集成电路工艺技术发展不可回避的课题。金属铜（Cu）的电阻率（～1.7μΩ·cm）比金属铝的电阻率（～2.7μΩ·cm）低约40%。因而用铜线替代传统的铝线就成为集成电路工艺发展的必然方向。如今，铜线工艺已经发展成为集成电路工艺的重要领域。与此同时，低介电常数材料替代传统绝缘材料二氧化硅也就成为集成电路工艺发展的又一必然选择。

2低介电常数材料的特点及分类

低介电常数材料大致可以分为无机和有机聚合物两类。目前的研究认为,降低材料的介电常数主要有两种方法:其一是降低材料自身的极性,包括降低材料中电子极化率(electronic polarizability),离子极化率(ionic polarizability)以及分子极化率（dipolar polarizability）[2]。在分子极性降低的研究中,人

们发现单位体积中的分子密度对降低材料的介电常数起着重要作用。下式为分子极性与介电常数的Debye方程[3]：

式中，εr为材料的介电常数，ε0为真空介电常数，αe，αd分别为电子极化和分子形变极化，N为分子密度。可见，材料分子密度的降低有助于介电常数的降低。这就是第二种降低介电常数的方法：增加材料中的空隙密度，从而降低材料的分子密度。

针对降低材料自身极性的方法，目前在0.18μm技术工艺中广泛采用在二氧化硅中掺杂氟元素形成FSG（氟掺杂的氧化硅）来降低材料的介电常数。氟是具有强负电性的元素，当其掺杂到二氧化硅中后，可以降低材料中的电子与离子极化，从而使材料的介电常数从4.2降低到3.6左右[4]（本文所提及的低介电常数材料并不包含FSG，而是指介电常数比3.6更低的绝缘材料）。为进一步降低材料的介电常数，人们在二氧化硅中引入了碳（C）元素：即利用形成Si-C及C-C键所联成的低极性网络来降低材料的介电常数。例如无定形碳薄膜的研究，其材料的介电常数可以降低到3.0以下[5]。

针对降低材料密度的方法，其一是采用化学气相沉积（CVD）的方法在生长二氧化硅的过程中引入甲基（-CH3）,从而形成松散的SiOC:H薄膜，也称CDO（碳掺杂的氧化硅）,其介电常数在3.0左右。其二是采用旋压方法（spin-on）将有机聚合物作为绝缘材料用于集成电路工艺。这种方法兼顾了形成低极性网络

和高空隙密度两大特点，因而其介电常数可以降到2.6以下。但致命缺点是机械强度差，热稳定性也有待提高。

列出介电常数为2.6-3.0的低介电常数材料的制备方法、产品名称及其提供商[6]。

3低介电常数材料在集成电路工艺中的应用

近十年来，半导体工业界对低介电常数材料的研究日益增多，材料的种类也五花八门（参见表1）。然而这些低介电常数材料能够在集成电路生产工艺中应用的速度却远没有人们想象的那么快。其主要原因是许多低介电常数材料并不能满足集成电路工艺应用的要求。是不同时期半导体工业界预计低介电常数材料在集成电路工艺中应用的前景预测。

早在1997年，人们就认为在2003年，集成电路工艺中将使用的绝缘材料的介电常数（k值）将达到1.5。然而随着时间的推移,这种乐观的估计被不断更新。到2003年,国际半导体技术规划（ITRS 2003[7]）给出低介电常数材料在集成电路未来几年的应用，其介电常数范围已经变成2.7~3.1。

造成人们的预计与现实如此大差异的原因是，在集成电路工艺中，低介电常数材料必须满足诸多条件,例如：足够的机械强度（mechanical strength）以支撑多层连线的架构、高杨氏系数（Young's modulus）、高击穿电压（breakdown

voltage>4MV/cm)、低漏电(leakage current＜10-9 at

1MV/cm)、高热稳定性（thermal stability ＞450oC)、良好的粘合强度(adhesion strength)、低吸水性（low moisture uptake）、低薄膜应力（low film stress）、高平坦化能力（planarization）、低热涨系数（coefficient of thermal expansion）以及与化学机械抛光工艺的兼容性（compatibility with CMP process）等等。能够满足上述特性的完美的低介电常数材料并不容易获得。例如，薄膜的介电常数与热传导系数往往就呈反比关系。因此，低介电常数材料本身的特性就直接影响到工艺集成的难易度。

目前在超大规模集成电路制造商中，TSMC、Motorola、AMD 以及NEC等许多公司为了开发90nm及其以下技术的研究，先后选用了应用材料公司（Applied Materials）的Black Diamond 作为低介电常数材料。该材料采用PE-CVD技术[8] ，与现有集成电路生产工艺完全融合，并且引入BLOk薄膜作为低介电常数材料与金属间的隔离层，很好的解决了上述提及的诸多问题，是目前已经用于集成电路商业化生产为数不多的低介电常数材料之一。

4 结束语

低介电常数材料在集成电路工艺中的应用，已经成为众多半导体集成电路提供商当前面临的重要课题。不同集成工艺方案的