低介电常数材料在超大规模集成电路工艺中的应用
低介电常数材料论文
低介电常数材料的特点、分类及应用胡扬摘要: 本文先介绍了低介电常数材料（Low k Materials）的特点、分类及其在集成电路工艺中的应用。
指出了应用低介电常数材料的必然性，举例说明了低介电常数材料依然是当前集成电路工艺研究的重要课题，并展望了其发展前景。
正文部分综述了近年研究和开发的low k材料，如有机和无机低ｋ材料，掺氟低ｋ材料，多孔低ｋ材料以及纳米低ｋ材料等，评述了纳米尺度微电子器件对低k 薄膜材料的要求。
最后特别的介绍了一种可能制造出目前最小介电常数材料的技术： Air-Gap。
关键词：低介电常数；聚合物；掺氟材料；多孔材料；纳米材料 ;Air-Gap1．引言随着ULSI器件集成度的提高，纳米尺度器件内部金属连线的电阻和绝缘介质层的电容所形成的阻容造成的延时、串扰、功耗就成为限制器件性能的主要因素,微电子器件正经历着一场材料的重大变革：除用低电阻率金属（铜）替代铝，即用低介电常数材料取代普遍采用的SiO2（k：3.9～4.2）作介质层。
对其工艺集成的研究，已成为半导体ULSI工艺的重要分支。
这些低ｋ材料必须需要具备以下性质：在电性能方面:要有低损耗和低泄漏电流；在机械性能方面:要有高附着力和高硬度;在化学性能方面:要有耐腐蚀和低吸水性；在热性能方面:要有高稳定性和低收缩性。
2．背景知识低介电常数材料大致可以分为无机和有机聚合物两类。
目前的研究认为，降低材料的介电常数主要有两种方法：其一是降低材料自身的极性，包括降低材料中电子极化率（electronic polarizability），离子极化率（ionic polarizability）以及分子极化率（dipolar polarizability）。
在分子极性降低的研究中，人们发现单位体积中的分子密度对降低材料的介电常数起着重要作用。
材料分子密度的降低有助于介电常数的降低。
这就是第二种降低介电常数的方法：增加材料中的空隙密度，从而降低材料的分子密度。
新型材料在微电子封装中的应用与性能优化
新型材料在微电子封装中的应用与性能优化随着科技的不断发展，微电子封装技术也在不断进步。
新型材料的应用对于微电子封装的性能优化起到了重要的作用。
本文将探讨新型材料在微电子封装中的应用以及如何通过这些材料来优化性能。
一、新型材料的应用1. 高导热材料高导热材料是微电子封装中常用的一种新型材料。
由于微电子器件的集成度越来越高，导致器件功率密度越来越大，因此散热问题成为制约微电子封装性能的重要因素。
高导热材料具有良好的导热性能，可以有效地将热量传导到散热器上，提高整个封装系统的散热效果。
2. 低介电常数材料低介电常数材料是另一种常见的新型材料。
在微电子封装中，器件之间需要有一定的绝缘层，以防止电路之间的干扰和短路现象。
传统的绝缘材料常常具有较高的介电常数，这会导致信号传输的延迟和损耗。
而低介电常数材料具有较低的介电常数，可以减小信号传输的延迟和损耗，提高封装系统的工作性能。
3. 高可靠性材料高可靠性材料是近年来微电子封装中的一个研究热点。
由于微电子器件的封装环境往往恶劣，如高温、高湿、高压等，因此对封装材料的可靠性要求也越来越高。
高可靠性材料具有较好的耐热、耐湿、耐压等性能，可以有效地提高封装系统的稳定性和可靠性。
二、性能优化的方法1. 材料的合理选择在微电子封装中，材料的选择是非常重要的。
不同的应用场景需要不同的材料特性。
因此，在进行封装设计时，需要根据具体的要求选择合适的材料。
例如，对于高功率封装，应选择具有较好导热性能的材料；对于高速信号传输封装，应选择具有较低介电常数的材料。
2. 材料的界面处理材料的界面处理也是性能优化的一个关键环节。
在微电子封装中，材料之间的界面接触质量直接影响整个封装系统的性能。
通过采用表面处理技术，如金属化处理、界面改性等，可以提高材料之间的接触质量，减小接触电阻，提高封装系统的工作性能。
3. 封装结构的优化封装结构的优化也是性能优化的一个重要手段。
通过合理设计封装结构，可以减小信号传输的路径长度，减小信号传输的延迟和损耗；同时，还可以改善散热条件，提高封装系统的散热效果。
半导体工艺低介损材料
半导体工艺低介损材料
半导体工艺中，低介电常数材料（low-k）是关键的组成部分。
这些材料用于制造高性能的微处理器和存储器芯片，因为它们可以降低功耗并提高处理速度。
以下是一些常见的低介电常数材料：
氟化硅玻璃（FSG）：这是一种常用的低介电常数材料，其介电常数约为3.9。
FSG具有良好的热稳定性和化学稳定性，因此被广泛用于半导体制造。
氢倍半硅氧烷（HSQ）：HSQ是一种具有极低介电常数（约2.75）的材料，主要用于高性能电子设备。
然而，它的制备过程复杂且成本高昂。
碳氧化硅（SiCOH）：SiCOH是一种有机硅化合物，其介电常数可以在2.5到3.5之间调整。
这种材料的优点是可以通过改变其化学结构来优化其性能。
多孔硅：多孔硅是一种具有高表面积和低介电常数的材料，但其制备过程复杂且难以控制。
聚对二甲苯（parylene）：parylene是一种聚合物材料，其介电常数约为2.65。
由于其优异的绝缘性能和生物相容性，parylene在微电子
学和生物医学领域都有广泛的应用。
以上这些材料都有各自的优点和缺点，选择哪种材料取决于具体的应用需求。
低K材料--低K材料在半导体集成电路中的应用与展望
低K材料在半导体集成电路中的应用与展望在超大规模集成电路工艺中,有着极好热稳定性、抗湿性的二氧化硅一直是金属互连线路间使用的主要绝缘材料,金属铝则是芯片中电路互连导线的主要材料。
然而,相对于元件的微型化及集成度的增加,电路中导体连线数目不断的增多,使得导体连线架构中的电阻（R）及电容（C）所产生的寄生效应,造成了严重的传输延迟（RC delay）,在130纳米及更先进的技术中成为电路中讯号传输速度受限的主要因素。
因此,在降低导线电阻方面,由于金属铜具有高熔点、低电阻系数及高抗电子迁移的能力,已被广泛地应用于连线架构中来取代金属铝作为导体连线的材料。
另一方面,在降低寄生电容方面,由于工艺上和导线电阻的限制,使得我们无法考虑籍有几何上的改变来降低寄生电容值。
因此,具有低介电常数（low k）的材料便被不断地发展。
在将低介电常数材料应用于集成电路的整合工艺时,对于低介电常数材料特性的要求,除了要具备有低的介电常数之外,还需具有良好的物理,材料及电特性。
通常有两种主要的方法被使用来降低材料的介电常数,第一种方法是设法降低材料本身的极性（polarization）,包括降低材料中的电子极化、离子极化以及分子极化。
另外一种则是在介电材料内制造空隙(Porosity) 。
工艺上,低介电常数材料的制造分为化学气相沉积法与旋涂式两大主流,即CVD与SOD法。
但SOD方法在45纳米工艺技术之前不会被业界用于批量生产。
业界已成功研发出沉积多种低介电常数薄膜的技术能力,包括氟硅玻璃（FSG）、碳掺杂的氧化硅（如：Black Diamond）、以及氮掺杂的碳化硅（如：BLOK ）。
Black Diamond膜 是一种以氧化硅为基础的化学气相沉积薄膜,有效介电常数小于3.0。
而BLOK则是一种低介电常数的铜金属阻挡层与蚀刻终止层,在双镶嵌工艺应用中可作为氮化硅低介电常数的替代材料。
在与氟硅玻璃及Black Diamond薄膜完成双镶嵌工艺整合后,相较于氧化硅/氮化硅材料而言,电容值可降低达25%至35%。
光刻胶、低介电常数材料、抗反射膜材料综述
化学放大光刻胶（续）
化学放大光刻胶是当今光刻胶市场的主流，整个国际市场2011年的数据表明， 单单ArF,193nm干法，ArF,193nm浸湿法就贡献了整个半导体行业的40%的份额。 整个半导体行业仍然在遵循着摩尔定律继续往前发展，系统级芯片（SoC）和 系统级封装（SiP）两大引擎推动着芯片和封装的持续精细化，化学放大光刻技术 会越来越显示出其重要的作用。 国外的化学放大光刻胶的主要供应商有：AZ Electronic Materials, Dow
中国化学放大光刻胶市场现状和趋势
从国内的相关产业对光刻胶的需求量看，目前主要还是以紫外光刻胶 的用量为主，其中中小规模和大规模集成电路企业、分立器件生产企业对 于紫外负性光刻胶的需求总量分别达到100吨/年~150吨/年；用于集成电 路、液晶显示的紫外正性光刻胶及用于LED显示的紫外正负性光刻胶需求 总量在700吨/年~800吨/年之间。
集成电路制作技术是半导体制造业的关键工艺，而光刻了光刻工艺的发展，并相应地推动着整个半导体行业 的快速发展。从成本上讲，光刻工艺占整个硅片加工成本的三分之一，决定光刻工 艺效果的光刻胶约占集成电路材料总成本的4%左右。
光刻胶的主要技术参数
a. 分辨率 - 区别硅片表面相邻图形特征的能力。一般用关键尺寸来衡量分辨率。 形成的关键尺寸越小，光刻胶的分辨率越好。 b. 对比度 - 指光刻胶从曝光区到非曝光区过渡的陡度。对比度越好，形成图形的 侧壁越陡峭，分辨率越好。 c. 敏感度 - 光刻胶上产生一个良好的图形所需一定波长光的最小能量值。光刻胶 的敏感性对于深紫外光、极深紫外光等尤为重要。 d. 粘滞性/黏度 - 衡量光刻胶流动特性的参数。 e. 粘附性 - 表征光刻胶粘着于衬底的强度。光刻胶的粘附性不足会导致硅片表面 的图形变形。光刻胶的粘附性必须经受住后续工艺。 f. 抗蚀性 - 光刻胶必须保持它的粘附性，在后续的刻蚀工序中保护衬底表面。耐 热稳定性、抗刻蚀能力和抗离子轰击能力。
介电常数常用测量方法综述
介电常数常用测量方法综述来源：互联网摘要：介电常数测量技术在民用，工业以及军事等各个领域应用广泛。
本文主要对介电常数测量的常用方法进行了综合论述。
首先对国家标准进行了对比总结；然后分别论述了几种常用测量方法的基本原理、适用范围、优缺点及发展近况；最后对几种测量方法进行了对比总结，得出结论。
关键词：介电常数；国家标准；常用方法1. 引言介电常数是物体的重要物理性质，对介电常数的研究有重要的理论和应用意义。
电气工程中的电介质问题、电磁兼容问题、生物医学、微波、电子技术、食品加工和地质勘探中，无一不利用到物质的电磁特性，对介电常数的测量提出了要求。
目前对介电常数测量方法的应用可以说是遍及民用、工业、国防的各个领域。
在食品加工行业当中，储藏、加工、灭菌、分级及质检等方面都广泛采用了介电常数的测量技术。
例如，通过测量介电常数的大小，新鲜果蔬品质、含水率、发酵和干燥过程中的一些指标都得到间接体现，此外，根据食品的介电常数、含水率确定杀菌时间和功率密度等工艺参数也是重要的应用之一[1]。
在路基压实质量检测和评价中，如果利用常规的方法，尽管测量结果比较准确，但工作量大、周期长、速度慢且对路面造成破坏。
由于土体的含水量、温度及密度都会对其介电特性产生不同程度的影响，因此可以采用雷达对整个区域进行测试以反算出介电常数的数值，通过分析介电性得到路基的密度及压实度等参数，达到快速测量路基的密度及压实度的目的[2]。
此外，复介电常数测量技术还在水土污染的监测中得到了应用[3]。
并且还可通过对岩石介电常数的测量对地震进行预报[4]。
上面说的是介电常数测量在民用方面的部分应用，其在工业上也有重要的应用。
典型的例子有低介电常数材料在超大规模集成电路工艺中的应用以及高介电常数材料在半导体储存器件中的应用。
在集成电路工艺中，随着晶体管密度的不断增加和线宽的不断减小，互联中电容和电阻的寄生效应不断增大，传统的绝缘材料二氧化硅被低介电常数材料所代替是必然的。
5g通信所需高频低介电常数树脂
在5G通信技术中，高频低介电常数树脂是至关重要的材料之一。
它在5G天线、射频模块、基站和无线设备等领域扮演着重要的角色。
在本文中，我们将以从简到繁的方式，逐步深入探讨5G通信所需的高频低介电常数树脂，并分析其在5G技术发展中的重要性和应用前景。
1. 介绍高频低介电常数树脂是一种具有低损耗、高频响应和良好电气性能的材料，广泛应用于微波通信、无线网络、射频模块等领域。
随着5G通信技术的发展，对于高频高速传输和信号稳定性的要求日益提高，高频低介电常数树脂因其优异的性能而备受关注。
2. 重要性高频低介电常数树脂在5G通信设备中扮演着关键角色。
它可以降低信号传输过程中的能量损耗，提高信号传输的稳定性和可靠性。
高频低介电常数树脂可以有效减少信号的传输延迟，提高数据传输速率和通信效率。
它还能够减小天线尺寸，提高天线的工作频率范围和频率选择性，从而满足5G通信对于天线性能的高要求。
3. 应用前景随着5G通信技术的迅猛发展，高频低介电常数树脂的应用前景非常广阔。
在5G基站建设中，高频低介电常数树脂可以用于制造天线射频模块和微波传输设备，提高设备的性能和可靠性。
在5G通信终端设备中，高频低介电常数树脂可以应用于手机天线、无线路由器、车载通信设备等，从而实现更快速、更稳定的数据传输和通信连接。
4. 个人观点在我看来，高频低介电常数树脂作为5G通信技术的关键材料之一，具有巨大的市场潜力和发展空间。
随着5G技术的不断成熟和商用，高频低介电常数树脂必将成为通信设备制造和无线通信领域的热门材料，为5G通信技术的发展注入新的活力。
总结回顾通过本文的探讨，我们可以清晰地认识到，高频低介电常数树脂在5G 通信中的重要性和应用前景。
它不仅可以提高通信设备的性能和稳定性，还能够推动5G通信技术向更快速、更可靠的方向发展。
未来，随着5G技术的商用推广，高频低介电常数树脂必将迎来更广阔的发展空间，成为通信技术领域的重要支撑材料之一。
高频低介电常数树脂作为5G通信技术的关键材料，发挥着不可替代的作用，并且在未来具有巨大的应用前景和发展空间。
低介电常数_lowk_介质在ULSI中的应用前景
低介电常数(low 2k )介质在ULSI 中的应用前景阮 刚1,肖 夏2,朱兆 1(11复旦大学专用集成电路与系统国家重点实验室,上海200433:21开姆尼茨技术大学微技术中心,开姆尼茨D09109,德国) 摘 要: 本文讨论了U LSI 的发展对低介电常数(low 2k )介质的需求,介绍了几种有实用价值的low 2k 介质的研究和发展现况,最后评述了low 2k 介质在U LSI 中应用的前景.关键词: 极大规模集成电路;低介电常数材料;无机介质;有机聚合物介质中图分类号: T N47 文献标识码: A 文章编号: 037222112(2000)1120084204Pro spect on the Applicatoin of Low 2k Dielectric in ULSIRUAN G ang 1,XI AO X ia 2,ZH U Zhao 2min 1(11ASIC and System State K ey Lab.,Fudan University ,Shanghai 200433,China ;21Center o f Microtechnology ,Technical University o f Chcmnitz ,D 09107,G ermany )Abstract : In this Paper ,the requirement of low 2k dielectric for developing U LSI is discussed.The current status of research and development for several promising and w orthy low 2k dielectrics is introduced.Finally ,the prospect on the application of low 2k di 2electrics materials is reviewed.K ey words : U LSI ;low dielectric constant material ;inorganic dielectric ;organic polymer dielectric1 引言 当集成电路的特征尺寸减小至0118μm 或更小时,互连寄生的电阻,电容引起的延迟,串扰和功耗已成为发展高速,高密度,低功耗和多功能集成电路需解决的瓶颈问题[1].互连金属线用Cu 代替Al (含015%Cu ),层间及线间介质用low 2k 材料代替S iO 2以及线及线间,层及层间的几何尺寸、工艺、材料等对电性能和热性能影响的模拟和优化设计是当今为解决该瓶颈问题的三项主要技术努力.介电常数低于S iO 2的low 2k 介质材料的介电常数K low 2k 范围为K air ≤K low 2k ≤K SiO 2,其中,K air 为空气的介电常数,K air =1,K SiO 2为S iO 2的介电常数,K SiO 2=319-412,与S iO 2制作时所用的工艺有关.介电常数在上述范围的low 2k 材料品种很多.已研究和正研究的对应用于U LSI 有现实和潜在价值的主要材料见表1[2～10].用于U LSI 的low 2k 材料不仅要求材料的介电常数值尽可能低,且同时要求(1)热稳定性好,(2)机械强度大,(3)热导率高,(4)尺寸稳定性好,(5)能承受现在用于U LSI 的金属淀积技术工艺处理温度,(6)易于图形化和腐蚀,(7)同化学机械抛光(C MP )工艺兼容,(8)适应U LSI 中后段(backend )工艺集成的复杂性,(9)可靠性高(应特别注意:改进工艺以减小介电膜的热应力,不均匀微结构及界面粗糙度).迄今为止,low 2k 介质达到的性能即使不是全部也是绝大部分不如S iO 2[11].在U LSI 中Low 2k 材料替代S iO 2不管是仅仅用于金属互连线间,还是即用在金属互连线间又用在不同金属层间,虽已有一些成功的应用,但都还没有实用在大规模生产中.因而,无论在寻找新材料,改进现有材料性能,以及解决与U LSI 金属化等工艺进行集成、匹配兼容等方面都还有很多工作要做.以下依次介绍几种典型的low 2k 材料在体材料、工艺集成、实际应用等方面所取得的研究进展,并讨论还存在的问题.2 几种low 2k 介质材料的研究及开发211 掺氟二氧化硅及掺碳玻璃(SioF 及SiOC)用于U LSI 中的无机low 2k 介质材料,人们首先考虑及研究开发的是掺氟S iO 2(doping silicon dioxide with fluorine ,S iOF ).S iOF 也称荧光硅酸盐玻璃(fluoro 2silicate glass ,FSC ).这种介质薄膜材料可用等离子体增强化学汽相淀积(Plasma 2Enhanced C VD ,PEC VD )及高密度化学汽相淀积(High 2Density Plasma C VD ,H DP C VD )系统制得.为制备S iOF ,仅需对于制备S iO 2的硬件系统作较小的修改.同时已经建立的在金属互连线间间隙填充(gapfill )S iO 2的工艺,已用来实现了k =315的S iOF 的间隙填充工艺.但是迄今为止,仍不能提供高质量的S iOF 膜以用于实际的U LSI 制造工艺中,其原因是[5]:(1)用传统的制备low 2k 材料的C VD 工艺制得的S iOF 膜的体电阻率和击穿场强都比S iO 2低较多:(2)氟的附加会引起加水分解作用(hy 2drolysis ),使互连和器件的可靠性退化:(3)氟杂质在S iOF收稿日期:1999210222;修回日期:2000201228第11期2000年11月电 子 学 报ACT A E LECTRONICA SINICA V ol.28 N o.11N ov. 2000表1 各种Low2k介质材料类别材料名称介电常数k备注无 机 物 类fluorine2doped/carbon2doped S iO2[5,7]315-411 flourinated S iO2(S iOF)[2,4,7]310-4103 black diam ond[2]217 hydrogen silsesquioxane(HS Q)[2,4,6,7]215-310 carbon2doped glass(S iOC)[4]215-3103 methyl silsesquioxane(MS Q)[4]215-3103 flourinated am orphous carbon(F LAC orαCF or CFx)[4]213-215 nano2porous silica(NPS)(included aerogels and xerogels)[4,7,9]113-2153 carbon dioxide[2]110air/vacuum[2,10]1103有 机 聚 合 物 类polysiloxane[2]2189 fluropolyimide[2,7]218 arylene ethers[7]218benx o2cyclo2butane(BC B)[2,3,7]2173 PM DA2TFM B[3]216F LARE[3]2163 polyethylene[2]214 fluorinated and non fluorinatedpoly2arylene2ether(PAE)[7]213-3103 polypropylene[2]213foams(19%poro)[3]213 fluoropolymer[2]2124 parylene[2～4]212-2183 Dupont PTFE2based copolymer AD2400[2]2106T eflon am orphous fluoropolymer(T eflonAF,Dupont’s T eflon AF1600)[3,8]1193 表1中有3的材料为目前研究和开发较多的品种.膜中是不稳定的,且易吸收H2O形成OH和HF,存在OH将增加膜的介电常数,同时HF和OH两者能腐蚀介质的金属层.鉴于上述原因,也鉴于用现有的C VD方法存在热力学上的限制,能实现的介电常数的减小很少,例如减小到315.这一结果如果在双镶嵌(dual damascene)工艺,由于需要开发全新工艺来应用S iOF,S iOF较少的介电常数减小就很少有吸引力了.所以S iOF将不被用于双镶嵌工艺[4],也即大大影响了它在U LSI金属2介质互连系统中的全面应用.最近,Shu Qin等[5]用等离子体离子注入(PII)方法在S iO2中掺F和C,注入能量低,注入剂量大,费用低,易得到k=315的掺F和C的S iO2,膜的体电阻率和击穿场强也会提高.S iOC有时称作掺碳玻璃(carbon2doped glass),也可用标准PEC VD系统制造,已制得的S iOC的介电常数k=215～310,比已有的S iOF低015-1,S iOC的k同膜密度呈线性关系,膜基本上是单向的,没有明显的气孔,减小k的主要结构是要松开(loosing)膜的最后结构[4].是否基于PII法的含F及/或C的S iO2以及用标准PEC VD系统制得的S iOC能实用于U LSI,尚待进一步研究. 212 H SQHS Q是hydrogen silsesquioxane的缩写,是一种无机电介质材料,用现有工艺可制得介电常数k值为215～219的HS Q.HS Q在许多015μm及0125μm的工艺中已有应用.早期仅用在金属线间,近来,作为层间介质已集成在一个具有五层Al互连的电路中.HS Q的制备用S OD(spin on dielectric)工艺,即旋转淀积介质工艺.S OD工艺比C VD工艺成本低廉,相同的S OD硬件可用于淀积多种不同电介质材料.美国T axes Instruments公司对HS Q的研究表明:用HS Q与不掺杂的高密度等离子体(H DP)C VD S iO2相比,其总电容有22%的减小,HS Q与H DP C VD S iO2相比在漏电流方面有相同的量级,都很小.HS Q的热稳定性好,热稳定温度不低于400℃.HS Q能与高温Al塞(Al plug)的淀积兼容.虽然较大面积的平面的HS Q有较大的k值约为310,但用镶嵌的间隙填充方法(an embedded gap fill approach)制得在金属线之间的间隙中的HS Q是多孔的,因而有较低的k.美国Fairchild T echnologies及D ow C orning公司的专家1999年3月在S olid S tate T echnology杂志上公布了他们开发的HS Q 形成工艺,由三部分组成:旋转涂敷(spincoating),低温柔性焙烘(low temperature s oft bake)及在线愈合(in2line cure).其主要工艺参数为:旋转涂敷:应用速率50转/分:打开碗状涂敷器的速率1500-3000转/分;关闭管状涂敷器的速率1500-3000转/分;背面清洗800转/分,5秒;顶面电子束记录(E BR)1000转/分,10秒;旋转干燥1000转/分,5秒.低温柔性焙烘: 150℃,200℃,60秒;W/N2净化,350℃热金属板.在线愈合: 457℃,500HP,60秒,N2气氛.为了达到降低的介电常数k= 215及保持最佳化的膜特性,愈合工艺极重要.高温金属板(475℃),可控的低氧环境(氧在氮气氛中需小于100ppm)以及短的愈合时间(一般为1～3分钟,最好短到1分钟)是新的愈合工艺的主要特点.213 有机聚合物 有机聚合物电介质材料种类很多[7,8].以下择要介绍:(1)硅基聚合物,k=218～310,用旋转淀积工艺制得,是已有产品证明的旋转淀积玻璃S OG S(spin no glasses)的扩展,在介电常数、折射率、热稳定性及间隙填充能力等方面是HS Q 的竞争对手.S OG工艺简单,成本也较低,用了新的淀积工艺后,通道受侵害(viapois oning)的问题已基本解决.由于膜密度的增加以及S i2C键的稳定效应使新的旋转淀积聚合物更加坚固耐用.Allied S ignal公司近来推出一种新的旋转淀积异量分子聚合物(copolymer),T23,同时给出了它的设计理论.(2)多芳基醚(polyaryleneether2PAE),k=213-310,是芳香族聚合物的一种.有氟化和非氟化两类.比脂肪族聚合物承受温度循环的能力强.1998年1月一种非氟化PAE材料的最新产品VE LOX被推出,这种材料有极好的粘附性,不需要用助粘剂,抛光时也不需要覆盖层.Allied S ignal公司的F LARE210产品,也是一种PAE材料,它的k值约为218.F LARE有低的出气(outgassing)和高的热和机械稳定性.为抛光F LARE膜, Allied S ignal公司的工程师们已开发了一种专用的泥浆供使用和专卖.(3)多芳族碳氢化合物(aromatic hydrocarbon),k=2165是另一种芳香族聚合物,不含硅和氟.D ow Chemical公司推出的S iLK材料就是这一种聚合物.由于S iLK有高的热稳定性,所58第 11 期阮 刚:低介电常数(low2k)介质在U LSI中的应用前景以日本Fujtsu公司选择它与两层Cu镶嵌结构首批实现集成. S iLK及F LARE在425℃退火5小时后,k值仅有很小的变化.用一个S iO2覆盖层作为坚实的掩摸并用来控制C MP抛光的终止点.(4)双乙烯基硅氧烷BC B(divinyl siloxane benzoncy2 clobutene2DVS2BC B),k=217,被广泛用作层间介质,在多层金属G aAs器件中以及在多种模块组装中.它用一个S iO2坚实的掩模来增加热稳定性到390℃.在单一的镶嵌结构中,它与T iN阻挡层淀积、用M OC VD的Cu填充及Cu C MP实现了集成.(5)异量分子聚合物的铁氟龙非晶聚合物(the copolyumer2 ic T eflon am orphous fluoropolymer(AF),简称T eflon AF,k=119,可用作层间介质(I LD)).用T eflon AF代替S iO2作为I LD后,将减小串扰噪声25%及功耗50%.T eflon AF用C VD工艺制得.美国Clems on大学R.Sharangpani和R.S ingh设计和制作了一种全新的制备T eflon AF的C AV系统[8],它是一种直接液体注入(D LI)系统,这个系统中用了一个紫外(UV)光增强快速等温加工器.由于这种方法是基于D LI的C VD,与传统的气相C VD相比,显示出有较好的重复性,使用较少的材料,允许较紧凑的容差及提供较快的周期时间等优点.用UV在快速等温加工(RIP)系统,能减少体和界面缺陷密度,实现高性能和更可靠的器件的制造.(6)多孔有机聚合物可进一步降低有机聚合物的k值.D ow Chemical公司正在研制多孔BC B和多孔S iLK.如果在初始k=2165的有机聚合物材料中,形成20%的孔即孔积率(porosity)为20%,k值将降低到119.若用无机多孔材料,如多孔S iO2材料,70%的孔积率即70%的空气孔,k值仅降到210.所以,多孔有机聚合物将是超低介电常数(K<210)介质的有力竞争者.214 纳米多孔二氧化硅(nanoporous silica2NPS)NPS是一种具有超低介电常数k的电介质材料,是多孔电介质材料中的矫矫者[4].研究表明:非多孔电介质材料很难达到k≤210.多孔电介质材料的介电常数与材料的密度或材料的孔积率有关.密度低或孔积率大则k小,反之则k大.多孔材料的k值范围可从1到固相材料的k值例如:NPS的k 值范围可从1到S iO2的最高k值412.NPS的孔积率从50%到90%所对应的k值为215～113.现有的NPS不仅有超低的介电常数,且有高电介质强度(电介质击穿电场>2M V/cm),高热稳定性(耐90℃),同硅及正硅酸乙脂(TE OS)有好的粘附性,以及有好的间隙填充能力.NPS能与器件集成,与化学机械抛光(C MP)、强迫填充铝(F orce Fill Al)及化学汽相淀积钨塞C VD W2Plug工艺兼容.所以,NPS是一种有希望最终用于极大规模集成电路(U LSI)互连系统的超低介电常数介质.NPS的制作综合使用了标准旋转淀积(spin on)技术及溶胶2凝胶(s ol2gel)工艺.虽起始的淀积工艺与其他旋转淀积材料相同,但随后的工艺较复杂,对膜特性的控制非常重要.膜特性的控制包括:低固体含量,好的间隙填充,好的平面化及膜厚度和孔积率的分别独立控制等.已有专利指出:为制得高质量low2k,NPS膜的工艺概要为:(1)在大气环境下旋转淀积;(2)在环境温度到150℃下老化;(3)在50～250℃下干燥;(4)在300～400℃下退火;(5)进行防水处理.NPS按干燥方法不同可分为两类:aerogel(空气凝胶)和xeroge(干燥凝胶).前者通过超临界干燥法干燥,后者通过溶剂蒸发法.虽然两者干燥方法不同,但性能基本相同.为得到介电常数尽可能低,其他性能也能满足要求的NPS膜,首先要求选择和控制膜的密度,即固体的含量或孔积率,因为密度不仅决定介电常数值,还决定机械强度、热导率和孔的平均大小的性能或参数.密度高则介电常数高,热导率高,机械强度强,孔的平均尺寸小;密度低则反之.密度对性能影响中主要矛盾是介电常数值和机械强度.一般,低密度NPS 介质机械强度弱,为了保持一定的机械强度,密度太低的(虽然介电常数很低)一般不选用于U LSI中.所以,密度应根据性能要求折中选取.NPS是低热导率材料,aerogel的热导率值为01017W/K・m,比S iO2的热导率112W/K・m低约70倍.热模拟研究显示:若aerogel仅作为多层互连系统的金属线间介质,则其热导率对多层互连系统的热稳定性影响很小,可以忽略.但若作为用于层间和线间的均匀介质,由于其垂直方向的热导比S iO2作为均匀介质时差很多,所以将使有关金属互连线从而互连系统的温度有较大升高(例如100℃量级)[12].实验研究指出:由于NPS膜的孔表面处含有大量S i2OH 根,易吸水.一般,NPS膜的孔积率高因而表面积大,所以湿气含量较多,这会引起介电常数增加,有害于通道(via)的性能及其他集成问题.为解决这一问题,已采取了某种表面化学修饰来减少S i2OH根.目前,150nm到超过1μm厚的无裂缝NPS膜已能制造.NPS同器件集成的研究已深入开展,间隙填充已有较好结果,例如:对0115μm宽,纵横比6∶1的间隙可完全填充NPS 膜,且膜没有丝毫裂缝.各种C VD电介质和金属膜在NPS上的淀积,NPS的腐蚀,NPS同C MP,F orcefill Al和C VD W2plug等工艺的集成均已获得成功.综上述,NPS作为一种具有超低介电常数k的电介质材料最终将较广泛地实用于U LSI互连系统中的前景是被人们看好的.215 空气及空气隙(air gap) 由于空气的介电常数为1,用空气来填充金属互连线间的间隙,即在金属互连线间形成空气隙,将可使线间电容及互连线的总电容大大减小,对于间隙为013μm的U LSI互连结构,使用空气隙同使用介电常数为411的H DP S iO2作间隙填充相比,电容可减小40%,同使用均匀low2k材料(例如有机聚合物)得到的电容减小相当,其有效介电常数K eff,用空气隙为2147,层间和线间都用H DP S iO2的为411,K eff减小了约40%,同使用K eff≈215的均匀low2k材料对线间电容及总电容的影响完全相当.这里K eff定义为总几何电容的模似值除以在空气中(或真空中)金属几何电容的模似值.空气隙可用已有的等离子体增强C VD,高密度淀积C VD 等C VD S iO2工艺在淀积S iO2时形成,空气隙形成后,层间68 电 子 学 报2000年S iO2介质层结构保持完整,因为制得的空气隙不需要新材料及新的腐蚀和C MP方法,工艺温度也不需要降低,因而集成工艺较简单,比其他全新的low2k材料,例如前面介绍过的有机聚合物容易形成.美国S tanord大学及T exas Instruments公司对空气隙的热和电迁移的可靠性作了研究[10].他们对一个五金属层互连系统作了热性能模拟,模拟指出:虽然空气的热导率(= 01024W/K・m)远小于S iO2的热导率(=112W/K・m),但在所有五层金属线都通电流时,均匀S iO2互连层结构相对于硅衬底温度上升419K,而具有空气隙的温度上升512K,两者有相当的热特性,都有好的热稳定性.他们进行的初步实验指出:具有空气隙结构的漏电与用H DP S iO2作间隙填充结构的漏电量级相同,都可以忽略.统计得到的空气隙互连结构样品的寿命与均匀H DP2C VD S iO2互连结构及均匀HS Q互连结构几乎相同.空气隙在工艺集成和可靠性方面值得注意的问题是:(1)在C MP时或via腐蚀时存在空气隙被打开的可能性,为了减小这种可能性,前者可用限制空气隙在金属线以上的扩伸来实现,后者可用减小在金属线端接近于via处的空气隙来实现.日本Matsushita公司用先作vias,再形成空气隙的工艺,来防止由腐蚀vias引起空气隙的被打开[13].(2)空气隙形成时,金属线内壁和空气隙间有一层S iO2边墙(side wall),这层边墙若太厚,则将使K eff增加,从而使电容增加,若太薄则将不能有效地防止由金属线间形成的电迁移引起的边界突出(side2 extrusions),因此需要优化设计边墙的厚度,使性能和可靠性即减小电容和不减小可靠性间实现折中.发展新的形成空气隙的方法,进一步减小线间电容以及增加可靠性的研究开发工作正在进行中,台湾交通大学K. M.Chang等人发表了一种利用HS Q的液态特性及它在金属线和polyimide之间的高度选择性吸附作用形成空气隙的新的工艺方法.用这种方法制得的空气隙互连结构与用PEC VD S iO2的互连结构相比,漏电流小,线间寄生电容34fF/mm降到8. 4fF/mm(测试结构为017μm/015μm2间隔/线宽),电容减小了75%.这种方法已申请专利.利用这种方法的自动化装置正在开发中[15]3 结论 (1)根据美国半导体工业协会1997年发布的美国国家半导体技术发展目标中规定[16]:为0118μm工艺,需k=215～310的低介电常数材料,为0115μm工艺,需k=210～215,为≤0113μm工艺,需k<210,这样除S iOF处,前面介绍的几种low2k介质,可分别满足Φ0118μm各代工艺发展的需求.(2)除介电常数外,上面介绍的几种介质材料,其介质的膜特性(主要是热稳定性,机械强度,同其他器件的粘合性等)及与器件的集成(主要是间隙填充能力,同器件的金属化工艺,后段工艺,如C MP,阻挡层淀积Al或Cu等金属填充,via 及plug的形成等兼容、集成的能力虽不是全部,但是大部分都已符合应用于U LSI的要求,已为low2k材料正式实用于U L2 SI的大规模生产奠定了极坚实的基础.(3)适用于不同工艺代介电常数要求的low2k介质,一般都有多种材料可供选择,经历竞争选用后的材料,将会最佳地满足U LSI发展的要求.作者简介:阮 刚 教授,博士生导师,上海电子学会副理事长.1960年研制成功我国第一批锗固体电路.已在国内外发表学术论文近200篇,译著4本.目前从事V LSI/U LSI工艺、器件及电路的模型和模拟研究以及半导体新器件的物理研究.肖 夏 1989年～1993年在天津师范大学物理专业获学士学位.1993年～1996年在天津师范大学凝聚态物理专业获硕士学位.1997年至今为开姆尼茨技术大学(德国)微电子专业博士研究生.目前进行V LSI电路的互连研究.参考文献:[1] M.Bohr.Interconnect scaling2the real limiter to hingh performance U L2SI[J].IEEE IE DM T ech.Dig.,1995:241-244.[2] R.S ingh,R.K.Ulrich.H igh and low dielectric constant materials.TheE lectrochemical S ociety INTERFACE.Summer1999,8(2):26-30.[3] Handbook of Semiconductor Interconnection T echnology[M].edited byG.C.Schwartz,K.V.Srikrishman and A.Bross,M arcel Dekker,Inc.,1998,287.[4] Ed K orczynski.Low2k dielectric costs for dual2damascene integration[J].S olid S tate T echnology,M ay1999,43-51.[5] S.Qin,Y.Z.Zhou,C.Chan and P.K.Chu.Fabrication of low dielec2tric constant materials for U LSI multilevel interconnection by plasma ionim plantation[J].IEEE E lectron Device Letters,N ovember1998,19.(11):420-422.[6] T.Batchalder,W.Cai,J.Bremmer and D.G ray.In2line cure of S ODlow2k films[J].S olid S tate T echnology,M arch1999,29-34.[7] L.Peters.Pursuing the perfect low2k dielectric[J].Sem oconductor In2ternational,September1998,64-74.[8] R.Sharang pani,R.S ing.A com puterized direct liquid injection,rapidis othermal processing assisted chemical vapor deposition system for aT eflon am orphous fluoropolymer[J].Rev.Sci.Instrum.,M arch1997,68(3):1564-1570.[9] C.Jin,J.K.Luttmer,D.M.Smith and T.A.R om os.Nanoporous silicaas an ultra low2k dielectric[J].MRS Bulletin,October1997,39-42.[10] B.Shieh,K.Saraswat,M.Deal and J.M cVittie.Air gap lower k of in2terconnect dielectrics[J].S olid S tate T echnology,February1999,51-58.(下转第95页)78第 11 期阮 刚:低介电常数(low2k)介质在U LSI中的应用前景 图3 优化的弱限制M MI 功分器灰度模拟图作,一方面根据有效折射率法,湿法刻蚀可以在弱限制的范围内较大程度地调整n 0以达到我们需要的值,另一方面湿法刻蚀的成本低,而且可以克服深腐蚀波导造成的工艺损耗较大的缺点.湿法刻蚀的不足是形成明显的梯形横截面脊波导,在一定程度上影响器件的尺寸,尤其是对于较敏感的SIE 区宽度W.这个问题可以通过将腐蚀后的波导等效为稍宽的三层波导来解决且精度相当令人满意[5].4 结论 本文通过对M MI 型光功分器SIE 干涉区内导模的精确数值计算和对输出波导位置的优化,比较了强限制和弱限制两种情况,首次证明在一定条件的弱限制下器件的插入损耗和输出均匀度均超过强限制的情况,说明M MI 型光功分器的制作可以采用方便的湿法刻蚀,并且采用文[5]的方法可以很好地解决湿法刻蚀形成的梯形截面问题,大大提高器件的精度.参考文献:[1] 杨建义,周强,王明华.G aAs1×4光功分器的制作[J ].光电子・激光,1999,10(3):203-206.[2] R.Ulrich ,G.Ankele ,Self -imaging in hom ogeneous planar opticalwaveguides [J ].Appl.Phys.Lett.,1975,27(6):337-339.[3] R.Ulrich ,Light 2propagation and imaging in planar optical waveguides[J ].N ouv.Rev.Optique.,1975,6(5):253-262.[4] 孙一翎,杨建义,王明华.G aAs 单模1×4光功分器的设计[J ].光子学报,1997,26(Z 1):257-261.[5] 尹锐,杨建义,王明华.梯形截面脊波导的特性分析[J ].光学学报,2000,已录用作者简介:尹 锐 1974年出生,1994年完成浙江大学混合班两年培养计划,1996年毕业于浙江大学信息与电子工程学系半导体器件与微电子学专业,1996年起在该校同一专业攻读硕博一贯制博士学位.杨建义 1969年出生,1996年获浙江大学信息与电子工程学系半导体器件与微电子学专业博士学位,现为浙江大学副教授.主要从事集成光器件及ME MS 、M OE MS 研究.(上接第87页)[11] S.P.Jeng ,R.H.Havemann ,M.Chang.Process intergration and manu 2facturability issues for high performance multilevel interconnect [C ].Proc.M ater.Res.S oc.Sym p.,1994,25-31.[12] G.Ruan ,X.X iao ,R.S treiter ,et al.A com pact analytic equation for es 2timating the tem perature distribution in the imterconnect system of U LSI system.to be published.[13] T.Ueda ,et al.Anovel air gap intergration scheme for multi 2level inter 2connects using self aligned via plugs [J ].Sym p.on V LSI T echnology ,June 1998,46-47.[14] B.Shied ,K.C.Saraswat ,J.P.M cVittie ,et al.Air gap formation duringIM D deposition to Lower interconnect capcaitance [J ].IEEE E lectron Device Letters ,January 1998,19(1):16-18.[15] K.M.Chang ,J.Y.Y ang and L.W.Chen.A m ovel technology to formair gap for U LSI application [J ].IEEE E lectron Device Letters ,April 1999,20(4):185-187.[16] The National T echnology R oadmap for Semiconductors [S].Semicon 2ductor Industry Ass ociation ,San Joes ,CA ,1997.59第 11 期尹 锐:弱限制M MI 型光功分器。
低介电常数工艺集成电路的封装技术研究的开题报告
低介电常数工艺集成电路的封装技术研究的开题报告题目：低介电常数工艺集成电路的封装技术研究选题的背景和意义：现代集成电路技术正在迅速发展，集成度越来越高，器件总体封装规格越来越小，因此在高速高集成度集成电路中选择一种低介电常数材料逐渐成为趋势。
低介电常数材料是将一些氟化合物加入材料中，从而减少材料的相对介电常数，在后继封装时可以提供一定的保护，同时减少线传导速率。
现阶段，低介电常数材料已经广泛应用于高速高频率的集成电路封装中，例如通信、消费电子、计算机等领域。
选择低介电常数材料进行封装的优点在于，它能够减少信号传输的延迟和损耗，同时提高信号的传输速率和可靠性，满足日益增长的高速高频集成电路的需求。
在国内外，已有许多关于低介电常数工艺集成电路封装技术方面的研究，包括材料的开发与制备、工艺参数优化、封装方法等方面的研究。
为了实现高速高性能的集成电路封装，需要在以上各个方面继续深入研究，探索低介电常数材料在高速高集成度集成电路封装中的应用和优化，进一步提高集成电路的整体性能和可靠性。
研究内容和方法：本课题的研究内容主要包括低介电常数材料的开发与制备、材料的性能测试与优化、封装工艺的优化等方面。
本研究的研究方法主要包括理论研究、实验研究和仿真模拟等方法。
具体研究内容如下：1.低介电常数材料的开发与制备：从理论出发，设计新的材料结构，通过单晶化学制备技术制备出具有低介电常数的先进材料。
2.材料的性能测试与优化：通过测试材料的相对介电常数、吸水率、热膨胀系数等性能指标，并对材料进行优化，以提高其性能指标。
3.封装工艺的优化：对低介电常数材料的封装工艺进行优化，以提高其封装精度和可靠性。
优化工艺包括封装材料的选择、封装工艺的优化、测试工艺的优化等。
预期的研究成果：本课题的预期成果主要有以下三个方面：1.成功制备出低介电常数的新材料，并测试出其性能指标，为高速高集成度集成电路封装提供低介电常数材料的选择。
2.成功优化了低介电常数材料的封装工艺，使其封装精度和可靠性得到提高，为高速高频率集成电路的封装提供了一定的保障。
集成电路中低介电常数介质发展概述
超大规模集成电路中低介电常数介质研究进展集成电路发展，从1947年肖克利和他的两助手布拉顿、巴丁在贝尔实验室发明的世界上第一个晶体管算起，到今天也有60多年的时间了，其间各种创新，层出不穷。
集成电路技术发展的过去很多年一直遵循摩尔定律，而随着期间尺寸的缩小，摩尔定律也受到一定限制，因此，后摩尔定律就相应的被提出来。
然而器件尺寸是否会一直缩小，能否缩小到超过原子之间的限度，以及如果可能缩小到超过原子限度之后所带来的一些列串扰等问题，都需要我们进一步去探索。
不管遵循怎样的规则，目的都是为了缩小器件尺寸，减小功耗，增加集成度等，来进一步提升器件及电路本身性能。
可以预见，未来超大规模集成电路技术将会依赖于三个关键技术：1．精细加工（13nmEUV曝光、X射线曝光与分辨率增强技术）；2．互连线（0.13特征尺寸之后的铜互连与低K介质的可靠性）；3．新型器件结构和材料体系（金属栅氧化层高K材料、CMOS层间低K材料、SOI材料和应变Si）。
其中互连线技术中之所以会注重低K材料，因为低K材料在解决互连线中的RC延迟问题占有重要地位。
我们都知道摩尔定律指的是集成电路的集成度每3年提高约4倍，而特征尺寸缩小约1/2。
当特征尺寸减小到0.18um时，伴随金属连线截面和间距的减小，互联结构中的电阻和电容迅速增大，由此引起的互连延迟将超过电路的本征延迟，将成为制约集成电路性能的主要瓶颈。
在以往的集成电路中，一直都是使用铝或铝合金与二氧化硅的互连技术，因为SiO2具有极好的热稳定性和抗湿性，是金属互连线间的主要绝缘材料，而金属铝则是则是芯片中电路互连导线的主要材料。
但是随着集成电路技术的进步，具有高速度、高器件密度、低功耗及低成本的芯片越来越成为超大规模集成电路的主要产品。
此时，芯片中的导线密度不断增加，导线宽度和间距不断减小，互连中的电阻R和电容C所产生的寄生效应越来越明显，因此，以铝或铝合金与二氧化硅的互连技术已经面临很大的挑战。
低介电材料应用
低介电材料应用
低介电材料在电子领域有着广泛的应用。
以下是一些常见的低介电材料应用：
1. 集成电路：低介电材料用于隔离和缓冲集成电路中的电路元件，减少电路之间的干扰和耦合。
2. 模块封装：低介电材料可用于电子模块的封装和保护，提供良好的绝缘性能，防止电路板之间的短路。
3. 电容器：低介电材料通常用于制造电容器，用于存储电荷和调节电流。
4. 声学设备：低介电材料可以用于制造扬声器、麦克风等声学设备，用于传导和放大声音信号。
5. 光学器件：低介电材料可用于制造光学器件，如透镜、光纤等，用于控制和调节光信号的传输和放大。
6. 电池隔膜：低介电材料可用于制造电池隔膜，用于隔离正负极，减少电池内部的损耗和电荷耗散。
7. 电子屏幕：低介电材料可用于制造电子屏幕，如液晶显示器、有机发光二极管等，用于控制和放大图像信号。
总的来说，低介电材料具有良好的电绝缘性能和较低的电导率，
可以用于各种电子器件和电路中，以减少信号损失和干扰，提高设备的性能和稳定性。
低介电常数fsg膜在深亚微米超大规模集成电路中的开发和应用
低介电常数fsg膜在深亚微米超大规模集成电路中的开发和应用低介电常数fsg膜在深亚微米超大规模集成电路中的开发和应用随着科技的发展，微电子芯片的尺寸越来越小，芯片之间的间距也越来越小，因此需要低介电常数的涂层材料来隔离电路，从而防止信号干扰和电磁波辐射。
在深亚微米超大规模集成电路中，低介电常数fsg膜成为了一种常用的隔离材料。
fsg膜指的是含有氟、硅和玻璃等元素的非晶硅氧化物膜。
由于其低介电常数、良好的化学稳定性、机械强度和易加工性等优点，fsg 膜被广泛应用于超大规模集成电路的制造过程中。
fsg膜的发展可以追溯到20世纪80年代初期。
当时，由于微电子器件性能不断提高，普通的二氧化硅隔离层已经无法满足需求。
因此，研究人员开始探索新的材料，以提高芯片性能。
fsg膜因其低介电常数，成为了备受瞩目的隔离层材料。
目前，fsg膜已成为深亚微米超大规模集成电路中的常用材料之一。
与传统的二氧化硅相比，fsg膜表现出更低的介电常数、较高的机械强度和较小的热膨胀系数。
这些优点使fsg膜成为了处理器芯片中最为重要的材料之一。
在fsg膜的制造过程中，通常采用化学气相沉积技术。
这种方法可以在低温下生成非晶态氧化硅材料。
通过添加特定的反应气体，可以将硅、氟和二氧化硅元素混合在一起，形成fsg膜。
除了作为隔离层材料，fsg膜还可以帮助减少集成电路中信号的延迟时间。
在高速处理器等应用中，信号传输得越快，处理器性能就越好。
而fsg膜的应用可以减少信号延迟，从而提高芯片的性能和速度。
总的来说，fsg膜在深亚微米超大规模集成电路中的应用越来越广泛，将继续发挥着重要作用。
预计随着科技的不断发展，fsg膜的性能将得到进一步提高，从而更好地满足芯片制造的需求。
半导体器件中的low-k技术
半导体集成电路中的low-k技术摘要：随着芯片集成度的不断提高，RC时延、串扰噪声和功耗等越来越成为严重的问题。
low-k(低介电常数)技术在这样的背景下产生并逐渐应用到集成电路工艺中。
low-k材料代替SiO2能够进一步提高芯片的速度，但在low-k材料带来巨大技术优势的同时，也带来了一些技术性难题。
研究新型low-k材料并提升其相应的性能，将极大的促进集成电路的发展。
关键词: 集成电路 low-k技术低介电常数多孔材料1 前言随着超大规模集成电路(VeryLarge Scale Integration,VLSI)的高速发展，芯片的集成度不断提高，特征尺寸不断减小。
金属互连的多层布线导致金属导线的电阻、线间电容和层间电容增大，从而使RC延迟时间、串扰噪声和功耗等增加，这些问题成为集成电路进一步发展的制约因素[1,2]。
为了解决上述问题，提高芯片的速度，一方面用采用Cu金属互连线代替Al金属，减少电阻(Cu电阻率为1.75 ×10-8Ω·m，Al电阻率2.83 ×10-8Ω·m)。
另一方面用low-k电介质(k<3)代替SiO2(k=3.9~4.2)，降低金属互连层间绝缘层的介电常数k[3,4]。
90 nm工艺要求k = 3.0～2.9；65 nm 工艺要求k = 2.8～2.7；45 nm 工艺要求k = 2.6～2.5[3]；32nm及以下工艺要求k值在2.4之下[5]。
因此，low-k 技术已经成为集成电路领域的重点研究内容之一。
2 low-k技术的优势图1 分布电容示意图low-k技术就是就是寻找介电常数(k)较小的材料作为芯片内部电路层之间的绝缘介质ILD(Inter Layer Dielectrics，层间电介质)，防止各层电路的相互干扰，以提升芯片的稳定性和工作频率。
集成电路的速度由晶体管的栅延时和信号的传播延时共同决定，使用high-k材料可以有效地降低栅延时。
介电常数常用测量方法综述
介电常数常用测量方法综述来源：互联网摘要：介电常数测量技术在民用，工业以及军事等各个领域应用广泛。
本文主要对介电常数测量的常用方法进行了综合论述。
首先对国家标准进行了对比总结；然后分别论述了几种常用测量方法的基本原理、适用范围、优缺点及发展近况；最后对几种测量方法进行了对比总结，得出结论。
关键词：介电常数；国家标准；常用方法1. 引言介电常数是物体的重要物理性质，对介电常数的研究有重要的理论和应用意义。
电气工程中的电介质问题、电磁兼容问题、生物医学、微波、电子技术、食品加工和地质勘探中，无一不利用到物质的电磁特性，对介电常数的测量提出了要求。
目前对介电常数测量方法的应用可以说是遍及民用、工业、国防的各个领域。
在食品加工行业当中，储藏、加工、灭菌、分级及质检等方面都广泛采用了介电常数的测量技术。
例如，通过测量介电常数的大小，新鲜果蔬品质、含水率、发酵和干燥过程中的一些指标都得到间接体现，此外，根据食品的介电常数、含水率确定杀菌时间和功率密度等工艺参数也是重要的应用之一[1]。
在路基压实质量检测和评价中，如果利用常规的方法，尽管测量结果比较准确，但工作量大、周期长、速度慢且对路面造成破坏。
由于土体的含水量、温度及密度都会对其介电特性产生不同程度的影响，因此可以采用雷达对整个区域进行测试以反算出介电常数的数值，通过分析介电性得到路基的密度及压实度等参数，达到快速测量路基的密度及压实度的目的[2]。
此外，复介电常数测量技术还在水土污染的监测中得到了应用[3]。
并且还可通过对岩石介电常数的测量对地震进行预报[4]。
上面说的是介电常数测量在民用方面的部分应用，其在工业上也有重要的应用。
典型的例子有低介电常数材料在超大规模集成电路工艺中的应用以及高介电常数材料在半导体储存器件中的应用。
在集成电路工艺中，随着晶体管密度的不断增加和线宽的不断减小，互联中电容和电阻的寄生效应不断增大，传统的绝缘材料二氧化硅被低介电常数材料所代替是必然的。
低介电常数对集成电路
低介电常数对集成电路
低介电常数是指物质在外电场作用下，其介电常数较小的特性。
在集成电路中，低介电常数材料的应用具有重要的意义。
本文将从三个方面探讨低介电常数对集成电路的影响。
低介电常数材料可以降低集成电路的信号传输时延。
在传统的集成电路中，信号传输往往会受到材料的介电常数的影响，导致信号传输速度较慢。
而采用低介电常数材料，可以减小电磁波在材料中的传播速度，从而提高信号传输的速度。
这对于高速电路和微处理器等性能要求较高的集成电路来说，具有重要意义。
低介电常数材料可以减少集成电路中的串扰现象。
在高密度集成电路中，不同信号线之间存在电磁干扰，即串扰现象。
而低介电常数材料具有较低的电磁波折射率，可以有效地减少信号之间的相互影响，降低串扰现象的发生。
这对于提高集成电路的抗干扰能力和信号完整性非常重要。
低介电常数材料还可以降低集成电路的功耗。
在传统的集成电路中，信号传输过程中会产生一定的能量损耗，导致功耗增加。
而低介电常数材料具有较低的电阻率和损耗因子，可以减少信号传输过程中的能量损耗，降低功耗。
这对于提高集成电路的能效和延长电池寿命具有重要意义。
低介电常数对集成电路具有重要的影响。
它可以提高集成电路的信
号传输速度，减少串扰现象的发生，降低功耗。
因此，在集成电路的设计和制造过程中，选择低介电常数材料是非常关键的。
未来，随着集成电路技术的不断发展，低介电常数材料的研究和应用将变得更加重要，有望推动集成电路的发展和进步。
低介电常数材料fteos
低介电常数材料fteos
低介电常数材料（Low-K materials）是一种在集成电路制造中使用的材料，其特点是具有较低的介电常数。
介电常数是描述材料对电场的响应能力的物理量，低介电常数意味着材料在电场作用下的响应能力较弱。
在集成电路中，使用低介电常数材料可以减少信号传输的延迟和能量损耗，从而提高电路的工作速度和效率。
FTEOS是一种常用的低介电常数材料，是指氟化硅玻璃（Fluorinated Tetraethylorthosilicate）。
FTEOS材料具有较低的介电常数，通常在2.0以下，因此被广泛应用于半导体制造中的超大规模集成电路（VLSI）和超大规模集成电路（ULSI）的制作工艺中。
使用FTEOS材料作为绝缘层可以减少晶体管之间的电容耦合效应，降低信号传输延迟，提高电路的工作速度。
除了FTEOS之外，还有许多其他的低介电常数材料被用于集成电路的制造中，如氧化二硅（SiO2）、氮化硅（Si3N4）、氧化氮化硅（SiON）等。
这些材料都具有较低的介电常数，可以在一定程度上改善集成电路的性能。
在选择低介电常数材料时，除了介电常数之外，还需要考虑材
料的机械性能、热稳定性、化学稳定性等因素，以确保材料在集成电路制造过程中能够满足要求，并且不会对器件的可靠性和稳定性造成负面影响。
总的来说，低介电常数材料在集成电路制造中起着至关重要的作用，能够帮助提高电路的性能和可靠性，促进集成电路技术的发展。
集成电路中低介电常数介质发展概述
超大规模集成电路中低介电常数介质研究进展集成电路发展，从1947年肖克利和他的两助手布拉顿、巴丁在贝尔实验室发明的世界上第一个晶体管算起，到今天也有60多年的时间了，其间各种创新，层出不穷。
集成电路技术发展的过去很多年一直遵循摩尔定律，而随着期间尺寸的缩小，摩尔定律也受到一定限制，因此，后摩尔定律就相应的被提出来。
然而器件尺寸是否会一直缩小，能否缩小到超过原子之间的限度，以及如果可能缩小到超过原子限度之后所带来的一些列串扰等问题，都需要我们进一步去探索。
不管遵循怎样的规则，目的都是为了缩小器件尺寸，减小功耗，增加集成度等，来进一步提升器件及电路本身性能。
可以预见，未来超大规模集成电路技术将会依赖于三个关键技术：1．精细加工（13nmEUV曝光、X射线曝光与分辨率增强技术）；2．互连线（0.13特征尺寸之后的铜互连与低K介质的可靠性）；3．新型器件结构和材料体系（金属栅氧化层高K材料、CMOS层间低K材料、SOI材料和应变Si）。
其中互连线技术中之所以会注重低K材料，因为低K材料在解决互连线中的RC延迟问题占有重要地位。
我们都知道摩尔定律指的是集成电路的集成度每3年提高约4倍，而特征尺寸缩小约1/2。
当特征尺寸减小到0.18um时，伴随金属连线截面和间距的减小，互联结构中的电阻和电容迅速增大，由此引起的互连延迟将超过电路的本征延迟，将成为制约集成电路性能的主要瓶颈。
在以往的集成电路中，一直都是使用铝或铝合金与二氧化硅的互连技术，因为SiO2具有极好的热稳定性和抗湿性，是金属互连线间的主要绝缘材料，而金属铝则是则是芯片中电路互连导线的主要材料。
但是随着集成电路技术的进步，具有高速度、高器件密度、低功耗及低成本的芯片越来越成为超大规模集成电路的主要产品。
此时，芯片中的导线密度不断增加，导线宽度和间距不断减小，互连中的电阻R和电容C所产生的寄生效应越来越明显，因此，以铝或铝合金与二氧化硅的互连技术已经面临很大的挑战。
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低介电常数材料在超大规模集成电路工
艺中的应用
摘要：本文概述了低介电常数材料（Low k Materials）的特点、分类及其在集成电路工艺中的应用。
指出了应用低介电常数材料的必然性，最后举例说明了低介电常数材料依然是当前集成电路工艺研究的重要课题，并展望了其发展前景。
1引言
半导体集成电路技术的飞速发展推动了新材料、新技术的不断进步，也使得半导体工业成长为工业界不可忽视的力量。
随着线宽的不断减小、晶体管密度的不断提升，越来越多的人把目光投向了低介电常数材料在超大规模集成电路中的应用。
当Intel，IBM，AMD，Motorola，Infineon，TSMC以及UMC等公司相继宣布将在0.13 mm及其以下的技术中使用低介电常数材料时，对低介电常数材料（Low k materials）及其工艺集成的研究，就逐渐成为半导体集成电路工艺的又一重要分支。
在集成电路工艺中，有着极好热稳定性、抗湿性的二氧化硅（SiO2）一直是金属互联线路间使用的主要绝缘材料。
而金属铝（Al）则是芯片中电路互联导线的主要材料。
然而，随着集成
电路技术的进步，具有高速度、高器件密度、低功耗以及低成本的芯片越来越成为超大规模集成电路制造的主要产品。
此时，芯片中的导线密度不断增加，导线宽度和间距不断减小，互联中的电阻（R）和电容（C）所产生的寄生效应越来越明显。
图1是集成工艺技术与信号传输延迟的关系。
随着集成工艺技术的提高（线宽的减小），由互联引起的信号延迟也就成为制约芯片性能提升的重要因素。
当器件尺寸小于0.25mm后，克服阻容迟滞（RC Delay）而引起的信号传播延迟、线间干扰以及功率耗散等，就成为集成电路工艺技术发展不可回避的课题。
金属铜（Cu）的电阻率（～1.7μΩ·cm）比金属铝的电阻率（～2.7μΩ·cm）低约40%。
因而用铜线替代传统的铝线就成为集成电路工艺发展的必然方向。
如今，铜线工艺已经发展成为集成电路工艺的重要领域。
与此同时，低介电常数材料替代传统绝缘材料二氧化硅也就成为集成电路工艺发展的又一必然选择。
2低介电常数材料的特点及分类
低介电常数材料大致可以分为无机和有机聚合物两类。
目前的研究认为,降低材料的介电常数主要有两种方法:其一是降低材料自身的极性,包括降低材料中电子极化率(electronic polarizability),离子极化率(ionic polarizability)以及分子极化率（dipolar polarizability）[2]。
在分子极性降低的研究中,人
们发现单位体积中的分子密度对降低材料的介电常数起着重要作用。
下式为分子极性与介电常数的Debye方程[3]：
式中，εr为材料的介电常数，ε0为真空介电常数，αe，αd分别为电子极化和分子形变极化，N为分子密度。
可见，材料分子密度的降低有助于介电常数的降低。
这就是第二种降低介电常数的方法：增加材料中的空隙密度，从而降低材料的分子密度。
针对降低材料自身极性的方法，目前在0.18μm技术工艺中广泛采用在二氧化硅中掺杂氟元素形成FSG（氟掺杂的氧化硅）来降低材料的介电常数。
氟是具有强负电性的元素，当其掺杂到二氧化硅中后，可以降低材料中的电子与离子极化，从而使材料的介电常数从4.2降低到3.6左右[4]（本文所提及的低介电常数材料并不包含FSG，而是指介电常数比3.6更低的绝缘材料）。
为进一步降低材料的介电常数，人们在二氧化硅中引入了碳（C）元素：即利用形成Si-C及C-C键所联成的低极性网络来降低材料的介电常数。
例如无定形碳薄膜的研究，其材料的介电常数可以降低到3.0以下[5]。
针对降低材料密度的方法，其一是采用化学气相沉积（CVD）的方法在生长二氧化硅的过程中引入甲基（-CH3）,从而形成松散的SiOC:H薄膜，也称CDO（碳掺杂的氧化硅）,其介电常数在3.0左右。
其二是采用旋压方法（spin-on）将有机聚合物作为绝缘材料用于集成电路工艺。
这种方法兼顾了形成低极性网络
和高空隙密度两大特点，因而其介电常数可以降到2.6以下。
但致命缺点是机械强度差，热稳定性也有待提高。
列出介电常数为2.6-3.0的低介电常数材料的制备方法、产品名称及其提供商[6]。
3低介电常数材料在集成电路工艺中的应用
近十年来，半导体工业界对低介电常数材料的研究日益增多，材料的种类也五花八门（参见表1）。
然而这些低介电常数材料能够在集成电路生产工艺中应用的速度却远没有人们想象的那么快。
其主要原因是许多低介电常数材料并不能满足集成电路工艺应用的要求。
是不同时期半导体工业界预计低介电常数材料在集成电路工艺中应用的前景预测。
早在1997年，人们就认为在2003年，集成电路工艺中将使用的绝缘材料的介电常数（k值）将达到1.5。
然而随着时间的推移,这种乐观的估计被不断更新。
到2003年,国际半导体技术规划（ITRS 2003[7]）给出低介电常数材料在集成电路未来几年的应用，其介电常数范围已经变成2.7~3.1。
造成人们的预计与现实如此大差异的原因是，在集成电路工艺中，低介电常数材料必须满足诸多条件,例如：足够的机械强度（mechanical strength）以支撑多层连线的架构、高杨氏系数（Young's modulus）、高击穿电压（breakdown
voltage>4MV/cm)、低漏电(leakage current＜10-9 at
1MV/cm)、高热稳定性（thermal stability ＞450oC)、良好的粘合强度(adhesion strength)、低吸水性（low moisture uptake）、低薄膜应力（low film stress）、高平坦化能力（planarization）、低热涨系数（coefficient of thermal expansion）以及与化学机械抛光工艺的兼容性（compatibility with CMP process）等等。
能够满足上述特性的完美的低介电常数材料并不容易获得。
例如，薄膜的介电常数与热传导系数往往就呈反比关系。
因此，低介电常数材料本身的特性就直接影响到工艺集成的难易度。
目前在超大规模集成电路制造商中，TSMC、Motorola、AMD 以及NEC等许多公司为了开发90nm及其以下技术的研究，先后选用了应用材料公司（Applied Materials）的Black Diamond 作为低介电常数材料。
该材料采用PE-CVD技术[8] ，与现有集成电路生产工艺完全融合，并且引入BLOk薄膜作为低介电常数材料与金属间的隔离层，很好的解决了上述提及的诸多问题，是目前已经用于集成电路商业化生产为数不多的低介电常数材料之一。
4 结束语
低介电常数材料在集成电路工艺中的应用，已经成为众多半导体集成电路提供商当前面临的重要课题。
不同集成工艺方案的
研究就是最典型的例子。
图3给出对低介电常数材料，双镶嵌结构的四种刻蚀工艺方案。
不同的刻蚀工艺方案选用的工艺流程不同，遇到的工艺集成问题也各不相同。
但可以预计，在未来的不断深入地研究和实践中，各种工艺集成的优、缺点将被逐步筛选和组合，并最终发展起适合低介电常数材料的集成工艺。
从而推动使集成电路技术跨入新纪元。