第二章-版图设计规则
第三讲 版图设计规则
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版图验证
版图检查和验证主要包括对版图进行几何设计规 则检查DRC （Design Rule Check）、电学规 则检查ERC（Electrical Rule Check）、版图与 原理图一致性检查LVS（Layout Versus Schematic）
17
②解剖同类型的IC的产品
解剖同类型IC产品，可作为自己设计和生 产的借鉴。解剖工作包括版图分析和基本尺寸 的测量，元件性能测试和工艺解剖和分析三个 方面。通过版图分析和基本尺寸的测量可获得 实际的线路图和逻辑功能图，可了解到版图布 局，还可取得各种元件尺寸的数据以了解其它 单位或国外制版和光刻水平。但应注意“侵权” 问题。
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硅栅CMOS 版图和工艺的关系
1. 阱——做N阱和P阱封闭图形处，窗口注入形成P管和N管 的衬底
2. 有源区——做晶体管的区域（G、D、S、B区)，封闭图形 处是氮化硅掩蔽层，该处不会长场氧化层
3. 多晶硅——做硅栅和多晶硅连线。封闭图形处，保留多晶 硅
4. 有源区注入——P+、N+区（select)。做源漏及阱或衬底 连接区的注入
• 尽量使VDD、VSS接触孔的长边相互平行。
• 接VDD的孔尽可能离阱近一些。
• 接VSS的孔尽可能安排在阱的所有边上（P阱）。
22
（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻
率。若多晶硅位于p+区域，在进行p+掺杂时多 晶硅已存在，同时对其也进行了掺杂——导致 杂质补偿，使多晶硅。
版图设计规则
精选ppt
12
设Байду номын сангаас规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，
如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)，
如图 (b)
精选ppt
13
TSMC_0.35μm CMOS工艺版图 各层图形之间最小交叠
精选ppt
14
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺 寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好 电导
防止铝条联条
精选ppt
15
设计规则举例
精选ppt
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根 据design rule自已编写。
•Sizing Commands（尺寸命令）
把整个图形扩展
扩展边沿
线扩精选展ppt
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Layer Processing（层处理命令）
•Selection Commands（选择命令）
顶点
octagon
图形
精选ppt
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Layer Processing（层处理命令）
(NM OMS/1P-MM5O(7S8防m止O穿h通m/注sq入) T）hickVTN/VtoPpN-m=eNta/l P(1C8hmaOnhnmel/sq)
Threshold Voltage Adjust
（NMOS阈值电压调节注入）
精选ppt
6
设计规则(design rule)
版图设计规则操作说明
版图设计规则操作说明一．边和多边形的逻辑操作1．[destLayer = ] geomAnd(layer1 layer2)将layer1和layer2层内的边或多边形相与的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
2．[destLayer = ] geomAndNot(layer1 layer2)在layer1层边或多边形中减去layer2层边或多边形，结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
3．[destLayer = ] geomXor(layer1 layer2)将layer1和layer2层内的边或多边形异或的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
4．[destLayer = ] geomOr(layer1 [layer2 layer3…])将一层或者多层边或者多边形相或后的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
二．边的获取1．[destLayer = ] geomGetEdge(layer1 relation layer2)将layer1层中与layer2中的边满足指定关系的边存放到destLayer层中，relation可以为butting、coincident、outside、inside、not_over、over。
版图设计规则及验证汇总
N- Si 阱
P-S i Sub
光刻3：硅栅光刻
3#版为多晶光刻掩膜。用于制作多晶硅栅极以及 形成电路结构的多晶硅的连线和电阻。这一步是 在新生长的栅氧化层上先用CVD法沉淀多晶硅,用 该版以干法刻蚀出所需多晶硅图形。
光刻3：硅栅光刻
N- Si 阱
P-S i Sub
光刻4：P管源漏区芯片规划 根据已知的模块数量和线网连接表来估算芯片面 积，其中模块大约占用一半，另一半用来作为布 线通道。
二、版图设计过程
（三）布局 布局是指如何把各个模块合理地排布在芯片上， 怎样确定每个模块的最佳位置，以使占用芯片面 积为最小且布线结果又最好。
二、版图设计过程
二、版图设计过程
版图设计主要包括模块设计、芯片规划、布局、 布线等，是一个组合规划和巧拼图形的工作。在 一个规则形伏（一般为长方形）平面区域内不重 叠地布局多个模块（亦称部件），在各模块之间 按电路连接信息的要求逐行布线。版图设计是从 逻辑信息向几何信息的转换。
二、版图设计过程
（一）模块设计 芯片设计中最小的单位是元件，设计过程从元件， 门，基本单元，宏单元，芯片，从小到大进行。 基本单元和宏单元可视为模块。模块设计是最基 本的环节。
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
版图设计规则分析
举例：工艺结构 ?TSMC 0.35umCMOS 工艺定义的全部工艺层
举例：工艺结构
?0.18um 工艺结构
MIM:metal-insulator-metal
HDP:high-density plasma
厚的顶层金属：信号线，减少了寄 生电容和电阻干扰
? Feature size L=0.18um
? 版图的设计有特定的规则，规则是集成 电路制造厂家根据自已的工艺特点而制定 的。因此，不同的工艺就有不同的设计规 则。设计者只有得到了厂家提供的规则以 后，才能开始设计。
设计规则(design rule)
? 两种规则： (a) 以λ (lamda) 为单位的设计规则— 相对单位 (b) 以μ m（micron) 为单位的设计规则— 绝对单位 如果一种工艺的特征尺寸为 S μ m,则λ =S/2 μ m， 选用λ 为单位的设计规则主要与 MOS工艺的成比例 缩小有关。
版图设计规则
版图概述
? 定义：版图 (Layout)是集成电路设计者将设计 并模拟优化后的电路转化成的一系列几何图形， 包含了集成电路尺寸、各层拓扑定义等器件相 关的物理信息数据。
? 集成电路制造厂家根据这些数据来制造掩膜。 ? 掩膜上的图形决定着芯片上器件或连接物理层
的尺寸。因此 版图上的几何图形尺寸与芯片上 物理层的尺寸直接相关 。
顶点 octagon
图形
Layer Processing（层处理命令）
?Selection Command（s 选择命令）
gate = geomAnd(poly diff) sd = geomAndNot(diff poly)
Layer Processing（层处理命令）
?Selection Command（s 选择命令）
版图设计中的设计规则
保证器件尺寸，减少窄沟道效 应
2.2
P+、N+有源区间距
3.5
减少寄生效应
《集成电路设计基础》
16
版图几何设计规则
P+、N+有源区设计规则示意图
《集成电路设计基础》
17
版图几何设计规则
Poly相关的设计规则列表
编 号 描 述 尺 寸 目的与作用 3.1 多晶硅最小宽度 3.0 保证多晶硅线的必要电导
标示图
Locos
N+或P+有源区层
Poly
多晶硅层
Contact
接触孔层
Metal
金属层
Pad
焊盘钝化层 《集成电路设计基础》 13
版图几何设计规则
NWELL层相关的设计规则
编 号 描 述 尺 寸 目的与作用
1.1
N阱最小宽度
10.0
保证光刻精度和器件尺寸
1.2
N阱最小间距
10.0
防止不同电位阱间干扰
《集成电路设计基础》 11
版图几何设计规则
层次 人们把设计过程抽象成若干易 于处理的概念性版图层次，这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
下面以某种N阱的硅栅工艺为例分 别介绍层次的概念。
《集成电路设计基础》 12
版图几何设计规则
• NWELL硅栅的层次标示
层次表示
NWELL
含义
N阱层
《集成电路设计基础》
22
版图几何设计规则
Metal设计规则示意图
《集成电路设计基础》
23
版图几何设计规则
Pad相关的设计规则列表
编 号 描 述 尺 寸 目的与作用 6.1 最小焊盘大小 90 封装、邦定需要
版图设计
掩膜版图设计流程
2. 设计规则
CMOS反相器版图设计
通过对CMOS反相器掩膜版图的设计来逐步讲解版图设 计规则的应用。
首先，我们要根据设计规则生成每个晶体管。
假设我们要设计一个具有最小晶体管尺寸的反相器。
扩散区接触孔的最小尺寸（能满足源极与漏极互连）、 扩散区接触孔到有源区两边的最小间隔决定了有源区 的宽度。
掩膜版图的最后一步是在金属中形成输出节点 VDD和GND接触孔间的局部互连。
掩膜版图中的金属线尺寸通常由金属最小宽度和 最小金属间距（同一层上的两条相邻线间）决定。
注意，为了得到合适的偏置，n阱区必须也有一 个VDD接触孔。
CMOS反相器 的最终掩 膜版图
下图所示为两个简单的CMOS反相器电路的版图。
掺杂硅区:n+
掺杂硅区
nSelect掺As或P,用于制作nFET pSelect掺B,用于制作pFET 属于有源区的一部分
3. 基本工艺层版图
掺杂硅区:p+
3. 基本工艺层版图
多晶硅
多晶硅（Poly Si）
掩蔽n+、p+掺杂 作为MOS栅电容的上导电极板
3. 基本工艺层版图 nFET的形成
3. 基本工艺层版图 pFET的形成
分析FET特性时
应用Leff、Weff、 Weff/ Leff 不要用L、W、W/L
3. 基本工艺层版图
有源区接触
有源区接触（Active Contact）:硅与互连金属的接触
3. 基本工艺层版图 金属层：与有源区接触
信号互连线 金属层1（Metal1） 电源线、地线
第二讲集成电路版图设计规则
- 1.5mA 最大电流密度
/um
-
- 禁止并行金属线90度拐角，用135
度拐角代替
a
c.2
b
c.1 c.2
设计规则 via
定义为两层金属之 间的连接孔
符号 尺寸
含义
12.a .7*.7 过孔最小面积
12.b 0.8 过孔间距
12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔
12.g 0.4 金属1对过孔的最小覆盖
6.d 6.e 6.f 6.g
尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -
含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？
引言
一个版图的例子：
习）
VDD
15k
OUT IN 80/0.8
又试问NMOS晶体管的漏极面积和周长是多 少？
设计规则的运用
• TASK3：设计一个简单开关电容电路 （练习）
f1 IN
30/0.6 X
f2 OUT
60/0.6 2pF 6/0.6 12/0.6
又试问X点的寄生电容如何计算？
《集成电路版图设计》(第二章)PPT课件
方式二：选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口：
✓ nwell是N 阱，PMOS管做在N阱中； ✓ ndiff是N型扩散区，也叫N型有源区（active），用来做NMOS管； ✓ pdiff是P型扩散区，也叫P型有源区，用来做PMOS管； ✓ nimp是N型扩散区注入层； ✓ pimp是P型扩散区注入层； ✓ poly是多晶层，主要用来做管子的栅极； ✓ cont是接触孔contact； ✓ metal1是一铝层； ✓ via1是一铝层和二铝层之间的连接孔，称为通孔； ✓ metal2是二铝层； ✓ pad是压焊点所在的层； ✓ 其它还包括一些特殊器件上的标识层等等
3、单元的宽长比设 置原则——最常见 宽长比的设置
逻辑图中每一 个管子宽长比 的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长 比设置原则— —最常见宽长 比的设置（续）
单元符号的建立和 Label的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
第一部分、D508项目逻辑图的准备
一、逻辑图输入工具启动
二、一个传输门逻辑图及符 号的输入流程
三、D508项目单元逻辑图的准备 四、D508项目总体逻辑图的准备
第二部分、D508项目版图输入准备
一、设计规则准备 二、工艺文件准备 三、显示文件准备
第三部分、版图设计步骤及操作
三、显示文件准备（续）
基于Cadence系统的 全定制版图设计基础
Display Resource Editor 窗口：
第二讲集成电路版图设计规则
（第二讲）一. 集成电路设计基础1.4 版图设计规则 Design Rule李福乐 清华大学微电子所上一讲主要内容• 课程介绍 • 集成电路设计背景知识 • 硅栅CMOS集成电路版图流程 • CMOS工艺中集成元件的版图、结构和电特性版图设计规则Design Rule• 引言 • 设计规则(Topological Design Rule)– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用• 版图设计准则(‘Rule’ for performance)– 匹配 – 抗干扰 – 寄生的优化 – 可靠性引言• 芯片加工：从版图到裸片制加版工是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？引言一个版图的例子：引言加工后得到的实际芯片版图例子：1引言• 加工过程中的非理想因素– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应引言• 解决办法– 厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成 品率，除个别情况外，设计者必须遵循– 设计者的设计准则(‘rule’ for performance)，用以提高电路的某些性 能，如匹配，抗干扰，速度等设计规则(topological design rule)基本定义(Definition) WidthEnclosure设计规则ExtensionExtensionSpace SpaceOverlap1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，在画layout 时须遵守这些规则。
上华0.6um DPDM CMOS工艺拓扑 设计规则版图的层定义N-well P+ implantpoly1contactvia High Resistoractive N+ implantpoly2 metal1metal2设计规则 Nwell符号 尺寸含义1.a 3.0 阱的最小宽度1.b 4.8 不同电位阱的阱间距1.c 1.5 相同电位阱的阱间距P+ Active gb P+ fe N+ ActiveN+ c da2设计规则 Nwell符号 尺寸含义1.d 0.4 阱对其中N+有源区最小覆盖1.e 1.8 阱外N+有源区距阱最小间距1.f 1.8 阱对其中P+有源区最小覆盖1.g 0.4 阱外P+有源区距阱最小间距P+ Active gb P+ fe N+ ActiveN+ c da设计规则 active符号 尺寸含义2.a 0.6 用于互连的有源区最小宽度2.b 0.75 最小沟道宽度2.c 1.2 有源区最小间距aN+ c.4b P+P+ c.2ac.3 N+c.1 N+b设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.a 0.6 用于互连的poly1最小宽度4.b 0.75 Poly1最小间距4.c 0.6 最小NMOS沟道长度4.d 0.6 最小PMOS沟道长度eeN+fbgcP+fbgadb设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.e 0.6 硅栅最小出头量4.f 0.5 硅栅与有源区最小内间距4.g 0.3 场区poly1与有源区最小内 间距eeN+fbgcP+fbgadb设计规则 High Resistor在Poly2上定义高阻区符号 尺寸含义5.a 2.0 高阻最小宽度5.b 1.0 高阻最小间距5.c 1.0 高阻对poly2的最小覆盖5.d 1.0 高阻与poly2的间距d/f ce ha bf设计规则 High Resistor其上禁止布线 高阻层定义电阻长度 Poly2定义电阻宽度d/f c符 尺寸 号含义5.e 0.6 高阻与poly2电阻接触孔间距5.f 0.8 高阻与低阻poly2电阻的间距5.g 0.5 高阻与有源区的间距5.h 1.0 高阻与poly1电阻的间距a behf3设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.a 6.b 6.c6.d 6.e 6.f 6.g尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿c j ibdea设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.h 6.i 6.j 6.k 6.l 6.m尺寸含义0.8 poly2做导线时的最小宽度1.0 poly2做电阻时的最小间距1.0 Poly2电阻之间的最小间距- Poly2不能用做栅0.5 电阻Poly2对接触孔最小覆盖- 除做电容外，Poly2不能与 poly1重叠c j ibdea设计规则 implantb a符号 尺寸含义8.a 0.9 注入区最小宽度8.b 0.9 同型注入区最小间距8.c 0.6 注入区对有源区最小包围8.d 0.6 注入区与有源区最小间距Hc d N+Ef设计规则 implant符号 尺寸含义8.E 0.75 N+(P+)注入区与P+(N+)栅 间距8.f 0.75 N+(P+)注入区与N+(P+)栅 间距8.H 0 注入区对有源区最小覆盖 （定义butting contact）Hb ac d N+Ef设计规则 contact定义为金属1与扩散 区、多晶1、多晶2 的所有连接！符号 尺寸含义10.a .6*.6 接触孔最小面积10.a.1 .6*1.6 N+/P+ butting contact面积10.b 0.7 接触孔间距dgcafaba.1 ec.3g设计规则 contact符号 尺寸含义10.c 0.4 有源区,(d, e)Poly1, Poly2对最小孔最小覆盖10.c.3 0.8 有源区对butting contact最小覆盖10.f 0.6 漏源区接触孔与栅最小间距10.g 0.6 Poly1,2上孔与有源区最小间距dgcafaba.1 ec.3g4设计规则 metal1符号 尺寸含义11.a 0.9 金属1最小宽度11.b 0.8 金属1最小间距11.c.1 0.3 金属1对最小接触孔的最小覆盖11.c.2 0.6 金属1对butting contact的最小覆盖- 1.5mA 最大电流密度/um-- 禁止并行金属线90度拐角，用135度拐角代替ac.2bc.1 c.2设计规则 via定义为两层金属之 间的连接孔符号 尺寸含义12.a .7*.7 过孔最小面积12.b 0.8 过孔间距12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔12.g 0.4 金属1对过孔的最小覆盖12.h 0.5 过孔与接触孔的最小间距建议 12.k0.5 Poly与有源区对过孔的最小 间距或覆盖1.5mA 单个过孔的最大电流agbhh设计规则 metal2可用于电源线、地 线、总线、时钟线 及各种低阻连接符号 尺寸含义13.a 0.9 金属2最小宽度13.b(e) 0.8 金属2最小间距13.c 0.4 金属2对过孔的最小覆盖13.d 1.5 宽金属2与金属2的最小间距13.f - 禁止并行金属线90度拐角，用 135度拐角代替13.h 1.5mA 最大电流密度 /umac be dd Width>10um设计规则 power supply line由于应力释放原符号 尺寸含义则，在大晶片上会17.a 20.0 金属2最小宽度存在与大宽度金属17.b 300.0 金属2最小长度总线相关的可靠性 问题。
版图设计规则及验证
N阱层相关的设计规则
编 号 1.1 1.2 1.3 描 述 尺 寸 3.0 6.0 2.5 目的与作用 保证光刻精度和器件尺寸 防止不同电位阱间干扰 保证N阱四周的场注N区环的 尺寸 减少闩锁效应
N阱最小宽度 N阱最小外间距 N阱内N阱覆盖P+
1.4
N阱外N阱到N+距 离
3.5
N阱设计规则示意图
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
目的与作用
保证多晶硅线的必要电导 防止多晶硅联条 保证沟道区尺寸 保证栅长及源、漏区的截 断 保证电流在整个栅宽范围 内均匀流动
多晶硅最小宽 度 多晶硅间距 与有源区最小 外间距 多晶硅伸出有 源区 与有源区最小 内间距
Poly相关设计规则示意图
Contact相关的设计规则列表
编 号 4.1 描 述 尺 寸 目的与作用 保证与铝布线的良好接触 接触孔大小 0.8x0.8
几何规则检查命令width EXT
几何规则检查命令 INT
几何规则检查命令 ENC
几何图形的逻辑运算
几何图形的AND逻辑运算 几何图形的NOT逻辑运算
几何图形的OR逻辑运算
几何图形的XOR逻辑运算
版图设计规则
设计规则(design rule)
•TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
第十页，编辑于星期三：二十点 分。
设计规则(design rule)
2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
第十一页，编辑于星期三：二十点 分。
inlayer1和inlayer2是代表要处理的版图层次。
function中定义的是实际检查的规则，关键字有sep （不同图形之间的间距）, width, enc（露头）, ovlp(过覆盖), area, notch（挖槽的宽度）等。关系有 >, <, >=, <=, ==等。结合起来就是：sep<3, width<4, 1<enc<5 等关系式。
第三十六页，编辑于星期三：二十点 分。
DRC规则文件
举例：
drcExtractRules(
bkgnd = geomBkgnd()
NT = geomOr( "NT" )
；N阱，假设
技术文件中以”NT”为名。
TO = geomOr( "TO" )
；有源区,
GT = geomOr( "GT" )
；多晶硅
(b)
第十三页，编辑于星期三：二十点 分。
TSMC_0.35μm CMOS工艺版图 各层图形之间最小交叠
第十四页，编辑于星期三：二十点 分。
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺
目的与作用
寸
5a 金属宽度 2.5 保证铝线的良好电
导
5b 金属间距 2.0
版图设计规则
精选课件
14
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺 寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好 电导
防止铝条联条
精选课件
15
设计规则举例
精选课件
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根 据design rule自已编写。
• 版图的设计有特定的规则，规则是集成
电路制造厂家根据自已的工艺特点而制定
的。因此，不同的工艺就有不同的设计规
则。设计者只有得到了厂家提供的规则以
后，才能开始设计。
精选课件
7
设计规则(design rule)
两种规则： (a) 以λ(lamda)为单位的设计规则—相对单位 (b) 以μm（micron)为单位的设计规则—绝对单位 如果一种工艺的特征尺寸为S μm,则λ=S/2 μm， 选用λ为单位的设计规则主要与MOS工艺的成比例 缩小有关。
设计规则主要包括各层的最小宽度、层与层之 间的最小间距、最小交叠等。ห้องสมุดไป่ตู้
精选课件
8
设计规则(design rule)
1、最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低 于规则中指定的最小宽度的几何图形，计算机将给出错误提示。
原始层
poly
diff
精选课件
23
Layer Processing（层处理命令）
•Relational Commands （关系命令）
版图设计规则分析
设计规则(design rule)
2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
TSMC_0.35μm CMOS工艺版图 各层图形之间的最小间距
设计规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)， 如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)， 如图 (b)
版图设计规则
版图概述
定义：版图(Layout)是集成电路设计者将设计 并模拟优化后的电路转化成的一系列几何图形， 包含了集成电路尺寸、各层拓扑定义等器件相 关的物理信息数据。 集成电路制造厂家根据这些数据来制造掩膜。 掩膜上的图形决定着芯片上器件或连接物理层 的尺寸。因此版图上的几何图形尺寸与芯片上 物理层的尺寸直接相关。
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO ( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO (sep < 1.5) " Active Poly to Active spacing < 1.5")
drc(GT TO (enc<2) "Poly Overhang out of Active into Field<2.0")
DRC规则文件
geomAnd（）把括号内层次“与”之后再 赋给前面的新层次。 geomAndNot（）是把括号内层次“与非” 之后再赋给前面的新层次。
版图课程设计规则
版图课程设计规则一、教学目标本课程的教学目标是使学生掌握XX学科的基本概念、原理和方法，能够运用所学知识解决实际问题；提高学生的XX技能，如观察、实验、分析、推理等；培养学生的科学态度和价值观，使其具备创新精神和团队合作能力。
具体目标如下：1.知识目标：（1）了解XX学科的基本概念和原理；（2）掌握XX学科的基本方法和技能；（3）熟悉XX学科的发展历程和现状。
2.技能目标：（1）能够运用所学知识解决实际问题；（2）具备观察、实验、分析、推理等基本科研能力；（3）学会查阅文献、整理资料、撰写科研报告。
3.情感态度价值观目标：（1）培养对XX学科的兴趣和热情；（2）树立科学精神和批判性思维；（3）具备团队合作能力和创新意识。
二、教学内容根据课程目标，本课程的教学内容主要包括以下几个方面：1.XX学科的基本概念和原理：通过讲解、案例分析等方式，使学生了解并掌握XX学科的基本知识。
2.XX学科的基本方法和技能：通过实验、实践等方式，让学生学会运用所学知识解决实际问题。
3.XX学科的发展历程和现状：通过介绍相关历史事件和前沿动态，使学生了解XX学科的发展脉络。
4.实际问题的解决：引导学生运用所学知识分析、解决实际问题，提高学生的实践能力。
三、教学方法本课程采用多种教学方法，以激发学生的学习兴趣和主动性：1.讲授法：系统地传授学科知识，为学生提供扎实的理论基础。
2.讨论法：学生进行小组讨论，培养学生的思考能力和团队合作精神。
3.案例分析法：通过分析典型病例，使学生学会将理论知识应用于实际问题。
4.实验法：引导学生动手实践，培养学生的实验技能和科研素养。
四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将采用以下教学资源：1.教材：选用国内权威的XX学科教材，为学生提供系统的知识结构。
2.参考书：推荐相关领域的经典著作和最新研究论文，拓宽学生的知识视野。
3.多媒体资料：利用课件、视频等资料，提高课堂教学的趣味性和生动性。
第二章-版图设计规则
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华侨大学电子工程系
Copyright by Huang Weiwei
版图层次定义
N阱 P衬底
NWell
N阱和P衬底构成寄生二极管，在CMOS电路中衬 底通常接最低电平，确保二极管处于反偏。理想情况 下，从衬底流出的电流为0.
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TO
TB PT BC
5. 低Vth NMOS沟道注入
6. 低VthPMOS沟道注入 7. 耗尽型NMOS沟道注入 8. 耗尽型PMOS沟道注入
ND
PD
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版图层次定义
Layout 9.纵向NPN 基区注入 10.多晶硅 11.N型源/漏 12.P型源/漏 13.ROM 14.Poly2阻挡层 15.Poly2 16.接触孔 P-base Poly1 N+ P+ ROM High Res Poly2 Contact
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有源区
有源区
有源区掩膜 栅氧 理想的LOCOS 栅氧 实际LOCOS FOX FOX
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版图层次定义
Nwell 有源区 多晶硅1
•N阱
• 有源区（薄氧区） •多晶硅1（Poly1）. • 多晶硅2（Poly2）
透光区
掩膜版 曝光区
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版图层次定义
NWell
接着将硅片暴露在施主原子下，施主杂质会被光刻 胶阻挡住，同时也能通过光刻胶上的开孔扩散到开孔区 域的硅片中。
版图设计基础(2)
Tanner research 公司 Tanner EDA工具 工具
前端设计工具 -电路设计工具（S-Edit） -仿真验证工具（T-Spice） -波形分析工具（W-Edit） 物理版图设计工具 L-Edit版图编辑器 - L-Edit交互式DRC验证工具 - 电路驱动版图设计工具 版图设计工具 - 标准单元布局布线工具
版图设计规则 版图设计时必需遵循的规则，是版图设计 所依据的基础。 是由几何限制条件和电学限制条件共同确 定的版图设计的几何规定 有了设计规则，设计工程师可以不熟悉工 艺细节，工艺工程师也不需要深入了解版 图设计内容 版图设计规则是芯片器件的集成度与成品 率之间的一个折中。
设计规则通常用两种表示方法： 以特征尺寸为基准的λ规则 通常以特征尺寸的一半为单位，例如对于 1微米的工艺， λ=0.5微米。 λ设计规则 非常有利于工艺的按比例收缩，例如当1微 米工艺进步到0.5微米时，只要定义 λ=0.25μm，大部分版图就可以不加修改 直接应用
版图寄生参数提取（ 版图寄生参数提取（LPE） ） 从版图中提取晶体管的参数、器件的连接 关系及寄生电阻和电容等参数。版图经过 寄生参数提取后可以产生一个网表文件， 利用该网表文件可以将版图还原成电路图， 与原电路图进行比较以便查找错误。网表 还可以作为HSPICE关键路径的分析文件和 电路仿真的输入文件。
例：Min.space between two M1 region:0.23 第一层金属之间的最小距离为0.23 m
不同层的多边形之间的最小距离大多指的 是两个多边形的平行距离
左边这个图没有满足多晶硅栅和接触孔之间的最小距离， 左边这个图没有满足多晶硅栅和接触孔之间的最小距离， 接触孔所连接的金属与多晶硅发生短路 例：Min.Space between Poly to diff contact:0.16 m
版图设计规则及验证
制定设计规则的目的：使芯片尺寸在尽可能小的 前提下，避免线条宽度的偏差和不同层版套准偏 差可能带来的问题，尽可能地提高电路制备的成 品率。
三、设计规则及工艺参数
版图设计规则的制定 考虑器件在正常工作的条件下，根据实际工艺水平(包 括光刻特性、刻蚀能力、对准容差等)和成品率要求， 给出的一组同一工艺层及不同工艺层之间几何尺寸的 限制，主要包括线宽、间距、覆盖、露头、凹口、面 积等规则，分别给出它们的最小值，以防止掩膜图形 的断裂、连接和一些不良物理效应的出现。
版图数据 命令文件 ZSE
LDC
CDL/Spice
DRC, ERC
NE LVS
Slognet
PDT
LDX
四、版图验证与检查
DRC（Design Rule Cheek）：几何设计规则检查 ERC（Electrical Rule Check）：电学规则检查 LVS（Layout versus Schematic）：网表一致性检查
4#版为P+掺杂区图形掩膜。多晶硅栅本身作为漏, 源掺杂离子注入的掩膜(离子实际上被多晶硅栅阻 挡,不会进入栅下硅表面,称硅栅自对准工艺)。经 硼离子注入,扩散推进,完成P沟管和P型衬底欧姆 接触区的制作。
光刻4：P管源漏区注入光刻
P+注入
N- Si 阱
P-S i Sub
光刻5：N管源漏区注入光刻
N阱层相关的设计规则
编 号 1.1 1.2 1.3 描 述 尺 寸 3.0 6.0 2.5 目的与作用 保证光刻精度和器件尺寸 防止不同电位阱间干扰 保证N阱四周的场注N区环的 尺寸 减少闩锁效应
N阱最小宽度 N阱最小外间距 N阱内N阱覆盖P+
1.4
版图设计规则
ndiff
poly Original layer
Layer Processing（层处理命令）
•Logical Commands（逻辑命令）
原始层
poly
diff
Layer Processing（层处理命令）
•Relational Commands （关系命令）
利用这些原始层次的“与或非”关系可以生成 设计规则检查所需要的额外层次
drcExtractRules( bkgnd = geomBkgnd() NT = geomOr( "NT" ) TO = geomOr( "TO" ) GT = geomOr( "GT" ) W1 = geomOr( "W1" ) A1 = geomOr( "A1" )
•当technology file 创建后，用于divDaRDCR的C.r规ul则 在drcExtractRules 中定义
DRC (Design Rule Check)的命令
•DRC Function DRC函数
槽口
DRC (Design Rule Check)的命令
DRC规则文件
geomOr( )语句的目的是把括号里的层次合并起 来，也就是或的关系。
DRC规则文件
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO
( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO
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P衬底
SiO2
P衬底
SiO2
P衬底
光刻胶
去光刻胶 光刻胶
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版图层次定义
NWell
扩散到一定时间后，N阱的深度达到工艺期望 值。需要注意的是：施主杂质不仅会沿垂直硅片的 方向扩散（纵向扩散）；还会在硅片中间向四周扩 散（横向扩散）。
（记住这一特性，这和以后的N阱设计规则有密切关系）
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版图层次定义
Nwell Active Poly P+ implant N+ impant Omicontact Metal
NWell
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本章主要内容
Layout
版图层次定义 版图设计规则
简单反相器版图
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版图层次定义
Layout 1. 有源区 2.N阱 3. 场注入 4. 正常Vth沟道注入 5. 低Vth NMOS沟道注入 6. 低VthPMOS沟道注入 7. 耗尽型NMOS沟道注入 8. 耗尽型PMOS沟道注入
版图层次定义
Nwell
•N•N阱阱
有源区
• 有源区（薄氧区）
多晶硅1
•多晶硅1（Poly1）.
多晶硅2
• 多晶硅2（Poly2）
多晶硅2阻挡层 • 多晶硅2掺杂阻挡层
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版图层次定义
NWell
如果制造集成电路的硅片掺杂了磷等施主杂质，则
IC工艺和版图设计
第二章 版图设计规则
Email： 华侨大学信息学院电子工程系厦门专用集成电路系统重点实验室
参考文献
1 . Alan Hastings著 . 张为 译 . 模拟电路版 图的艺术.第二版 . 电子工业出版社 . CH2-3 2 . R.Jacobs Baker著 . 陈中建 译 . CMOS电路 设计布局与仿真 . 第一版. 机械工业出版社. CH2-4 3 . Michael Quirk 著 . 韩郑生 译 . 半导体制 造技术 . 第一版 . 电子工业出版社 . CH4、CH9 4 . CSMC 0.5um DPTM Mixed Signal Technology Technology Topological Design Rule
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版图层次定义
NWell
N阱作用： 1.N阱最主要的作用在于制造PMOS。 2.N阱掺杂浓度较低，电阻率较高，可以用于制造 电阻，称为阱电阻。
3.N阱可以和衬底构成二极管，也可以用于制造寄 生PNP管（纵向PNP）。
Active NWell ----------------LVN LVP VDN
VDP
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TO TB PT BC
PS ND PD
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版图层次定义
Layout
9.纵向NPN 基区注入
P-base
BA
10.多晶硅
Poly1
GT
11.N型源/漏
N+
SN
12.P型源/漏
P+
SP
13.ROM
ROM
RO
14.Poly2阻挡层 15.Poly2 16.接触孔
High Res
IM
Poly2
PC
W1 Contact
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版图层次定义
该类型的硅片称为n型硅； 如果掺杂了硼等受主杂质，则该类型的硅片称为p
型硅。
在制作CMOS集成电路时，N沟MOSFET（简称 NMOS）直接制作在p衬底上；
P沟MOSFET（简称PMOS）需要制作在N阱上。
栅
栅
源
漏
n
n
nmos
p衬底
源
漏
p
p
n阱
p衬底 pmos
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Layout
17. 金属1
Metal1
A1
18.M1和M2接触孔
VIA1
W1
19. 金属2
ቤተ መጻሕፍቲ ባይዱ
Metal2
A2
20. M2和M3接触孔
VIA2
W3
21. 金属3 22. 焊盘PAD
Metal3
A3
PAD
CP
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现代工艺出于牺牲PMOS性能来优化NMOS 性能，所以大多数工艺都是N阱工艺。
现代工艺中也有同时使用N阱和P阱的工艺， 称为双阱工艺。
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版图层次定义
N阱 P衬底
NWell
N阱和P衬底构成寄生二极管，在CMOS电路中衬 底通常接最低电平，确保二极管处于反偏。理想情况 下，从衬底流出的电流为0.
（注：具体如何制造电阻、二极管、双极管将在后面专门的章节进行介绍。）
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版图层次定义
NWell
硅片涂胶后，通过N阱掩膜板，将硅片放在光线下， 并进一步通过显影去掉被光照的光刻胶。
极紫外线
SiO2
不透光区 未曝光区
透光区 掩膜版 曝光区
P衬底
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版图层次定义
NWell
接着将硅片暴露在施主原子下，施主杂质会被光刻 胶阻挡住，同时也能通过光刻胶上的开孔扩散到开孔区 域的硅片中。
刻蚀
掩膜版
不透光区 透光区
SiO2
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版图层次定义
NWell
实际上制造集成电路前，有些CMOS工艺需要 先在硅片上生长一层外延层，以减少闩锁效应的影 响（该效应将在以后详细介绍）。
习惯上我们把外延层和原来的衬底都称作衬底。
使用p衬底n阱的工艺称为N阱工艺。使用n衬底p阱 的工艺称P阱工艺。