2017年数字集成电路设计实验课实验四
模拟集成电路实验实验四报告
单级电流源负载共源放大器设计集成电路设计与分析实验B（四）一、实验目的1.熟练掌握使用Cadence Virtuoso ADE5.1.41软件进行原理图的编辑2.使用器件设计参数表格的数据进行电路设计3.掌握电流源负载的共源放大器的设计方法二、实验软件：Cadence IC Virtuoso ADE 5.1.41三、实验要求：实验前请做好预习工作，实验后请做好练习，较熟练地使用Virtuoso软件对原理图进行编辑并熟练掌握常用的几种低频模拟电路的分析方法。
华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University）1单级电流源负载共源放大器设计华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University ）2 第一部分 单级共源放大器设计已知：VDD=3.3V ， I=100uA 要求：Av>30dB , 输出摆幅>2V1.1 单级共源放大器设计一、参数估算1.根据输出摆幅的要求，分配NMOS 和PMOS 的过驱动电压，电路如图1所示，1.30.35,0.5onN onP onP V V V V V V +<⇒==onN 可以取V2.估算共源放大器增益111211(||)()()v mN oN oP G thN n p onN n p I A g r r V V I V λλλλ===-++由此可知，电流源负载的共源放大器小信号增益只和过驱动电压和放大级的沟道长度调制系数有关，选择合理的过驱动电压和沟道长度调制系数使其满足设计要求。
选择的输入管的过驱动电压为0.35V ，L 取1um 时即可满足设计要求。
2.估算静态工作电压：共源放大器的输入电压0.350.350.550.9G thN V V =+=+=3.30.50.75 2.05Vbp =--=单级电流源负载共源放大器设计华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University ）3 输出节点的静态工作点(0.35 2.8)/2 1.575+= 3.验证增益是否满足设计要求：查表1.2可知，此时NMOS 的0.03n λ=，PMOS 0.11p λ=2200/0.35571/mN onNIg uA V uA V V === 11171.4()(0.030.11)100out n p D R k I V uAλλ-===Ω++⨯ 571/71.440.7v m out A g R uA V k ==⨯Ω=4.估算器件宽长比，查表1可知：92,43n p K K ==221(/)/()100/(920.35)8.8799/1MN n onN W L I K V u u =⨯=⨯=≈=221(/)/()100/(430.5)9.39.59.5/1MP p onP W L I K V u u =⨯=⨯=≈=二、仿真验证：1.静态工作点仿真结果如图所示，仿真结果显示单级电流源负载共源放大器设计华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University ）4 2．输出电压摆幅仿真结果如图所示：设置仿真时不需要从0扫到VDD ，只需要在静态工作点附近3.跨导m GSdIg dV，所以可以先扫描出I-VG 曲线然后在Tools 中选择Calculator …工具（计算器）点击wave 然后在显示的波形中选择你需要进行数学处理的曲线，如 选择后计算器中会有显示如本例中（IS(“M0/D ””/home/hww/…”)）接着对该曲线进行处理，需要对其微分，在计算器中Special Functions 下拉菜单中选择Deriv单级电流源负载共源放大器设计华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University ）5 选择完成后，最终需要将其显示出来： 在ADE 中OUTPUTs 选择Setup …选择Get Expression选择OK 后，该波形将进行数学处理显示出来： 点击Plot Outputs 将显示处理完的波形，如下所示：输入为900mV 时跨导约为320uA/V 。
实验四 综合电路设计
实验四综合电路设计一、实验设计任务与要求1、设计制作一个粮库温度监控报警系统，当粮库温库温度在正常范围（≤30℃）时，数显电路会周而复始的按顺序“2-0-1-3-0-5-2-2-5-0”显示数字。
2、当粮库温度超过正常范围（＞30℃）时，数显电路不显示（消隐），蜂鸣器发出警报，红色发光二极管闪动。
二、实验所需器材与设备三、实验设计目的与原理实验目的1．熟悉555定时器的组成及功能，掌握555定时器的基本应用。
2．提高设计能力及动手操作能力。
3．掌握电路中各个部分的工作原理。
4．学会电路的测试与调试。
实验原理：1．555 定时器工作原理555 定时器的功能主要由两个比较器决定。
两个比较器的输出电压控制RS 触发器和放电管的状态。
在电源与地之间加上电压，当 5 脚悬空时，则电压比较器 C1 的反相输入端的电压为 2VCC /3，C2 的同相输入端的电压为VCC /3。
若触发输入端 TR 的电压小于VCC /3，则比较器 C2 的输出为 0，可使 RS 触发器置 1，使输出端 OUT=1。
如果阈值输入端 TH 的电压大于 2VCC/3，同时 TR 端的电压大于VCC /3，则 C1 的输出为 0，C2 的输出为 1，可将 RS 触发器置 0，使输出为 0 电平。
它的各个引脚功能如下：1脚：外接电源负端VSS或接地，一般情况下接地。
2脚：低触发端3脚：输出端Vo4脚：是直接清零端。
当此端接低电平，则时基电路不工作，此时不论TR、TH 处于何电平，时基电路输出为“0”，该端不用时应接高电平。
5脚：VC为控制电压端。
若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。
6脚：TH高触发端。
7脚：放电端。
该端与放电管集电极相连，用做定时器时电容的放电。
8脚：外接电源VCC，双极型时基电路VCC的范围是4.5 ~ 16V，CMOS型时基电路VCC的范围为3 ~ 18V。
数字集成电路教学大纲
《数字集成电路》课程教学大纲课程代码：060341001课程英文名称：digital integrated circuits课程总学时：48 讲课：44 实验：4 上机：0适用专业：电子科学与技术大纲编写（修订）时间：2017.05一、大纲使用说明（一）课程的地位及教学目标数字集成电路是为电子科学与技术专业开设的学位课，该课程为必修专业课。
课程主要讲授CMOS数字集成电路基本单元的结构、电气特性、时序和功耗特性，以及数字集成电路的设计与验证方法、EDA前端流程等。
在讲授基本理论的同时，重在培养学生的设计思维以及解决实际问题的能力。
通过本课程的学习，学生将达到以下要求：1．掌握CMOS工艺下数字集成电路基本单元的功能、结构、特性；2．掌握基于HDL设计建模与仿真、逻辑综合、时序分析；熟悉Spice模型；3．具备将自然语言描述的问题转换为逻辑描述的能力；4. 具有解决实际应用问题的能力。
（二）知识、能力及技能方面的基本要求1.基本知识：CMOS数字集成电路设计方法与流程；CMOS逻辑器件的静态、动态特性和Spice 模型；数字集成电路的时序以及互连线问题；半导体存储器的种类与性能；数字集成电路低功耗解决方法以及输入输出电路；数字集成电路的仿真与逻辑综合。
2.基本理论和方法：在掌握静态和动态CMOS逻辑器件特性基础上，理解CMOS数字集成电路的特性和工作原理；掌握真值表、流程图/状态机、时序图的分析方法和逻辑设计的基本思想。
3.基本技能:掌握器件与系统的建模仿真方法；具备逻辑描述、逻辑与时序电路设计能力；熟悉电路验证与综合软件工具。
（三）实施说明1．教学方法：课堂讲授中要重点对基础概念、基本方法和设计思路的讲解；采用启发式教学，培养学生思考问题、分析问题和解决问题的能力；引导和鼓励学生通过实践和自学获取知识，培养学生的自学能力；增加习题和讨论课，并在一定范围内学生讲解，调动学生学习的主观能动性；注意培养学生提高利用网络资源、参照设计规范及芯片手册等技术资料的能力。
数字集成电路设计实验报告
数字集成电路设计实验报告
摘要：
本实验旨在设计一个数字集成电路，实现特定功能。
本报告将介绍实验目的、背景和理论知识、设计方法、实验步骤、结果分析和讨论以及实验总结。
1.实验目的：
设计一个数字集成电路，实现特定功能，并通过实验验证设计的正确性和可行性。
2.背景和理论知识：
简要介绍数字集成电路的基本概念和原理，并介绍与本实验相关的理论知识，包括逻辑门、布尔代数、时序电路等。
3.设计方法：
本部分将详细介绍实验中采用的设计方法，包括采用的逻辑门类型、布尔代数的转换方法、时序电路的设计方法等。
4.实验步骤：
本部分将详细描述实验的具体步骤，包括电路图的绘制、器件的选择和布局、逻辑设计的步骤、时序电路的设计方法、电路的仿真等。
5.结果分析和讨论：
本部分将对实验结果进行分析和讨论，比较设计与实际结果的差异，分析可能的原因，并讨论实验的局限性和改进方向。
6.实验总结：
总结实验过程中的收获和经验，评估实验的结果和设计的可行性，并提出对未来工作的展望和建议。
通过对数字集成电路设计实验的详细介绍和分析，本报告旨在提供一份完整的实验报告，帮助读者理解实验过程和结果，并为今后的设计工作提供参考。
数字电路实验
实验一基本门电路（验证型）一、实验目的（1）熟悉常用门电路的逻辑功能；（2）学会利用门电路构成简单的逻辑电路。
二、实验器材数字电路实验箱 1台；74LS00、74LS02、74LS86各一块三、实验内容及步骤1、TTL与非门逻辑功能测试（1）将四2输入与非门74LS00插入数字电路实验箱面板的IC插座上，任选其中一与非门。
输入端分别输入不同的逻辑电平（由逻辑开关控制），输出端接至LED“电平显示”输入端。
观察LED亮灭，并记录对应的逻辑状态。
按图1－1接线，检查无误方可通电。
图1－1表1－1 74LS00逻辑功能表2、TTL或非门、异或门逻辑功能测试分别选取四2输入或非门74LS02、四2输入异或门74LS86中的任一门电路，测试其逻辑功能，功能表自拟。
3、若要实现Y=A′, 74LS00、74LS02、74LS86将如何连接，分别画出其实验连线图，并验证其逻辑功能。
4、用四2输入与非门74LS00实现与或门Y=AB+CD的功能。
画出实验连线图，并验证其逻辑功能。
四、思考题1.TTL与非门输入端悬空相当于输入什么电平？2.如何处理各种门电路的多余输入端？附：集成电路引出端功能图实验二组合逻辑电路（设计型）一、实验目的熟悉简单组合电路的设计和分析过程。
二、实验器材数字电路实验箱 1台，74LS00 三块，74LS02、74LS04、74LS08各一块三、实验内容及步骤1、设计一个能比较一位二进制A与 B大小的比较电路，用X1、X2、X3分别表示三种状态：A>B时，X1=1;A<B时X2=1;A=B时X3＝1。
(用74LS04、74LS08和74LS02实现）要求：（1）列出真值表；（2）写出函数逻辑表达式；（3) 画出逻辑电路图，并画出实验连线图；（4）验证电路设计的正确性。
2、测量组合电路的逻辑关系：（1）图3-2电路用3块74LS00组成。
按逻辑图接好实验电路，输入端A、B、C 分别接“逻辑电平”，输出端D、J接LED“电平显示”；图3-2 表3－2（2）按表3－2要求，将测得的输出状态和LED显示分别填入表内；（3）根据测得的逻辑电路真值表，写出电路的逻辑函数式，判断该电路的功能。
实验四编码器,译码器,数码管(定稿)
实验四编码器、译码器、数码管一、实验目的1．掌握编码器、译码器和七段数码管的工作原理和特点。
2．熟悉常用编码器、译码器、七段数码管的逻辑功能和他们的典型应用。
3. 熟悉“数字拨码器”（即“拨码开关”）的使用。
二、实验器材1. 数字实验箱 1台2. 集成电路：74LS139、 74LS248、 74LS145、 74LS147、 74LS148 各1片74LS138 2片3. 电阻： 200Ω 14个4. 七段显示数码管：LTS—547RF 1个三、预习要求1．复习编码器、译码器和七段数码管的工作原理和设计方法。
2. 熟悉实验中所用编码器、译码器、七段数码管集成电路的管脚排列和逻辑功能。
3. 画好实验用逻辑表。
四、实验原理和电路按照逻辑功能的不同特点，常把数字电路分成两大类：一类叫做组合逻辑电路，另一类叫做时序逻辑电路。
组合逻辑电路在任何时刻其输出信号的稳态值，仅决定于该时刻各个输人端信号的取值组合。
在这种电路中，输入信号作用以前电路的状态对输出信号无影响。
通常，组合逻辑电路由门电路组成。
（一）组合逻辑电路的分析方法：a．根据逻辑图，逐级写出函数表达式。
b．进行化简：用公式法或图形法进行化简、归纳。
必要时，画出真值表分析逻辑功能。
（二）组合逻辑电路的设计方法：从给定逻辑要求出发，求出逻辑图。
一般分以下四步进行。
a．分析要求：将问题分析清楚，理清哪些是输入变量，哪些是输出函数。
进行逻辑变量定义（即定义字母A、B、C、D ……所代表的具体事物）。
b. 根据要求的输入、输出关系，列出真值表。
c. 进行化简：变量比较少时，用图形法；变量多时，可用公式法化简。
化简后，得出逻辑式。
d. 画逻辑图：按逻辑式画出逻辑图。
进行上述四步工作，设计已基本完成，但还需选择元件——数字集成电路，进行实验论证。
值得注意的是，这些步骤的顺序并不是固定不变的，实际设计时，应根据具体情况和问题难易程度进行取舍。
（三）常用组合逻辑电路：1．编码器编码器是一种常用的组合逻辑电路，用于实现编码操作。
数字电路实训报告
一、设计目的及要求：（一）实验目的：1. 通过实验培养学生的市场素质，工艺素质，自主学习的能力，分析问题解决问题的能力以及团队精神。
2. 通过本实验要求学生熟悉各种常用中规模集成电路组合逻辑电路的功能与使用方法，学会组装和调试各种中规模集成电路组合逻辑电路，掌握多片中小规模集成电路组合逻辑电路的级联、功能扩展及综合设计技术，使学生具有数字系统外围电路、接口电路方面的综合设计能力。
（二）实验要求1. 数字显示电路操作面板：左侧有16个按键，编号为0到15数字，面板右侧有2个共阳7段显示器。
2. 设计要求：当按下小于10的按键后，右侧低位7段显示器显示数字，左侧7段显示器显示0；当按下大于9的按键后，右侧低位7段显示器显示个位数字，左侧7段显示器显示1。
若同时按下几个按键，优先级别的顺序是15到0。
二、电路框图及原理图原理图概要:数字显示电路由键盘、编码、码制转换、译码显示组成。
各部分作用：1. 键盘：用于0~15数字的输入。
可以由16个自锁定式的按键来排列成4×4键盘。
2.编码：采用两片74ls148级联来完成对0~15的编码，并且是具有优先级的编码。
3.码制转换：本电路采用了2个74ls00、1个74ls04、1个74ls283来完成对0~15出事编码的码制转换，转换成个位与十位的8421bcd码，为下一步的解码做准备。
4.译码显示：本电路采用了两个74ls47分别对码制转换后的bcd码进行译码，并且由这两个芯片分别驱动两片七段共阳极数码管。
原理图：三、设计思想及基本原理分析：篇二：数电实验实验报告数字电路实验报告院系：电气工程学院专业：电气工程极其自动化班级：09级7班姓名：王哲伟学号：2009302540221 实验一组合逻辑电路分析一．试验用集成电路引脚图74ls00集成电路 74ls20集成电路四2输入与非门双4输入与非门二．实验内容 1.实验一x1abdabcd按逻辑开关，“1”表示高电平，“0”表示低电平2.5 vc示灯：灯亮表示“1”，灯灭表示“0”自拟表格并记录: 2.实验二密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。
数字集成电路课程设计报告-4bits超前进位加法器全定制设计
第1章概述1.1 课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2 课程设计的主要内容1.2.1 设计题目4bits超前进位加法器全定制设计1.2.2 设计要求整个电路的延时小于2ns整个电路的总功耗小于20pw总电路的版图面积小于60*60um1.2.3 设计内容功能分析及逻辑分析估算功耗与延时电路模拟与仿真版图设计版图数据提交及考核，课程设计总结第2章功能分析及逻辑分析2.1 功能分析74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
其管脚如图2-1所示：图2-1 74283管脚图2.2推荐工作条件（根据SMIC 0.18工艺进行修改）表2-1 SMIC 0.18工艺的工作条件2.3直流特性（根据SMIC 0.18工艺进行修改）表2-2 SMIC 0.18直流特性2.4交流（开关）特性（根据SMIC 0.18工艺进行修改）表2-3SMIC 0.18工艺交流（开关）特性2.5真值表表2-4 4位超前进位加法器真值表2.6表达式定义两个中间变量Gi和Pi：所以：进而可得各位进位信号的罗辑表达如下2.7电路原理图超前进位加法器原理：对于一个N位的超前进位组，它的晶体管实现具有N+1个并行分支且最多有N+1个晶体管堆叠在一起。
由于门的分支和晶体管的堆叠较多使性能较差，所以超前进位计算在实际中至多智能限制于2或4位。
为了建立非常快速的加法器，需要把进位传播和进位产生组织成递推的树形结构，如图2-2所示。
一个比较有效的实现方法是把进位传播层次化地分解成N位的子组合：Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1 在公式2-1中，进位传播过程被分解成两位的子组合。
数字集成电路课程实验报告
数字集成电路设计课程实验报告姓名:班级:学号:指导老师:实验时间:实验地点:实验一:设计一个反相器一、实验目的1、学习及掌握cadence 图形输入及仿真方法；2、掌握基本反相器的原理与设计方法；3、掌握反相器电压传输特性曲线VTC 的测试方法；4、分析电压传输特性曲线，确定五个关键电压OH V 、OL V 、IH V 、IL V 、TH V 。
二、实验内容本次实验主要是利用cadence 软件来设计一基本反相器(inverter)，并利用仿真工具Analog Artist(Spectre)来测试反相器的电压传输特性曲线(VTC, Voltage transfer characteristic curves)，并分析其五个关键电压:输出高电平OHV 、输出低电平OLV 、输入高电平IHV 、输入低电平ILV 、阈值电压THV 。
1、在cadence 环境中绘制的反相器原理图如图一所示。
值得注意的是应将NMOS 的衬底接地（GND ），而相应的应将PMOS 的衬底接电源（VDD ），这样不仅能消除体效应，而且还能够减弱闩锁效应（在NMOS 实现中并不存在）。
2、在Analog Environment 中，对反相器进行瞬态分析(tran)，仿真时间设置为4ns 。
其输入输出波形如图二所示。
三、实验环境 软件:Cadence硬件:计算机四、实验结果由图可以看出：输出高电平5OH V V =、输出低电平0OL V V =、输入高电平 3.15IH V V =、输入低电平 2.24IL V V =、阈值电压 2.66TH V V =。
所以，噪声容限为：2.240 2.24L IL OL NM V V V =-=-= 53.15 1.85H OH IH NM V V V =-=-=实验二:设计一个水位控制器一、设计要求1、给出满足题目要求的电路图；2、根据设计目标，计算各MOS 管的尺寸；3、对电路进行仿真，仿真内容包括：直流输入范围、直流输出范围；4、对结果进行分析。
大学生 数字电子技术(数电)集成译码器及其应用 实验指导书
教案（第4次课，2学时）实验四集成译码器及其应用一、实验目的1. 掌握集成译码器的使用方法2. 掌握用译码器设计组合逻辑电路的方法二、实验内容1. 74HC138的逻辑功能测试。
2. 设计3个开关控制一个电灯的逻辑电路，要求改变任何一个开关的状态都能控制电灯由亮变灭或者由灭变亮。
要求用译码器来实现。
3. 设计一个监视交通信号灯工作状态的逻辑电路。
每一组信号灯均由红、黄、绿三盏灯组成如图1所示。
正常工作情况下，任何时刻必有一盏灯点亮，而且只允许有一盏灯点亮。
而当出现其他五种点亮状态时，电路发生故障，这时要求发出故障信号，以提醒维护人员前去修理。
要求用译码器来实现。
（选做）图1 交通信号灯的正常工作状态和故障状态三、实验设备及器件数字电路实验台、万用表、74HC138、74HC20四、实验原理1. 芯片介绍译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不同的功能可选用不同种类的译码器。
二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应的高低电平信号。
若有n个输入变量，则有2n个输出端供其使用。
而每一个输出所代表的函数对应n个输入变量的最小项。
以3线-8线译码器74HC138为例，图2为其引脚排列。
其中A2A1A0为地址输入端，Y0′~Y7′为译码输出端，S1、S2′、S3′为附加控制端。
图2 74HC138引脚图2. 逻辑功能74HC138逻辑功能如表1所示。
表1 74HC138逻辑功能表当S1=1，或S2′+S3′=0时，译码器处于工作状态，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1=0，S2′+S3′=X时；或S1=X，S2′+S3′=1时，译码器被禁止，所有输出同时为1。
3. 译码器实现逻辑函数利用二进制译码器可以方便地实现逻辑函数。
数字集成电路实验指导书
数字集成电路实验指导书2012年10月实验1 ：创建工艺库和Virtuoso原理图编辑及仿真一、实验目的：1.创建一个工艺库。
2.掌握电原理图（schematic）设计输入方法。
3.熟悉仿真设置。
二、实验器材：PC机一台，CADENCE的IC5141软件一套。
三、实验步骤：（一）：创建SMIC18工艺库过程1.在当前目录下创建一个目录，目录名为：12WDZXXX（学号后三位）2.将smicmmrf_1p6M_200706091815.tar拷贝到11WDXXX目录并解压。
解压命令：tar –xvf smicmmrf_1p6M_200706091815.tarls时会有一个目录smicmmrf_1p6M_200706091815根据该目录下的docs目录下，打开内容SMIC_0.18MMRF_Reference_Manual.pdf（转到第6页)看相当文档。
3.输入cd回到用户根目录，执行环境变量配置souece cad.cshrc4、cd 11WDXXX 进入11WDXXX目录5、输入icfb & 进入IC5141软件6、执行菜单：Tools/library manager在打开的窗口中: Edit/library path…在library中输入: smic18mmrf在path中输入：前面的路径/smicmmrf_1p6M_200706091815/smic18mmrf然后：file/save as …弹出对话框点击yes（二）：Virtuoso原理图编辑和仿真1、打开Tools/library manager，查看里面是否有:analoglib、basic和smic18mmrf 等相应的库。
若没有这些库要进行另外处理。
2、建立自己的设计库Design Lib。
File->New->Library，弹出“New Library”对话框,在name输入自己定义的名字如：INVlib在Technology File中选：Attach to an existing techfile后点击OK，在弹出的对话框中Technology File选：smic18mmrf后点击OK。
数字集成电路设计实验报告
数字集成电路设计实验报告Prepared on 24 November 2020哈尔滨理工大学数字集成电路设计实验报告学院：应用科学学院专业班级：电科12 - 1班学号： 32姓名：周龙指导教师：刘倩2015年5月20日实验一、反相器版图设计1.实验目的1）、熟悉mos晶体管版图结构及绘制步骤；2）、熟悉反相器版图结构及版图仿真；2. 实验内容1）绘制PMOS布局图；2）绘制NMOS布局图；3）绘制反相器布局图并仿真；3. 实验步骤1、绘制PMOS布局图：(1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察；2、绘制NMOS布局图：(1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览；3、绘制反相器布局图：(1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice模拟；4. 实验结果nmos版图pmos版图反相器的版图反相器的spice文件反相器的仿真曲线5.实验结论通过对仿真曲线的分析，当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。
数字电子技术实验报告(学生版)
数字电子技术实验报告开课实验室 指导教师 班级 学号 姓名 日期实验项目 实验一 TTL 逻辑门电路 和组合逻辑电路一、实验目的1．掌握TTL “与非”门的逻辑功能。
2．学会用“与非”门构成其他常用门电路的方法。
3．掌握组合逻辑电路的分析方法与测试方法。
4．学习组合逻辑电路的设计方法并用实验来验证。
二、预习内容1．用74LS00验证“与非”门的逻辑功能Y 1=AB2．用“与非”门（74LS00）构成其他常用门电路Y 2=A Y 3=A+B=B A Y 4=AB B AB A实验前画出Y 1——Y 4的逻辑电路图，并根据集成片的引脚排列分配好各引脚。
3.画出用“异或”门和“与非”门组成的全加器电路。
（参照实验指导书P.75 图3-2-2）并根据集成片的引脚排列分配好各引脚。
4．设计一个电动机报警信号电路。
要求用“与非”门来构成逻辑电路。
设有三台电动机，A 、B 、C 。
今要求：⑴A 开机，则B 必须开机；⑵B 开机，则C 必须开机；⑶如果不同时满足上述条件，则必须发出报警信号。
实验前设计好电动机报警信号电路。
设开机为“1”，停机为“0”；报警为“1”，不报警为“0”。
（写出化简后的逻辑式，画出逻辑图及引脚分配）三、实验步骤1． 逻辑门的各输入端接逻辑开关输出插口，门的输出端接由发光二极管组成的显示插口。
逐个测试逻辑门Y 1-Y 4的逻辑功能，填入表1-1表1-12． 用74LS00和74LS86集成片按全加器线路接线，并测试逻辑功能。
将测试结果填入表 1-2。
判断测试是否正确。
图中A i 、B i 为加数，C i-1为来自低位的进位；S i 为本位和，C i 为向高位的进位信号。
表1-2根据设计好的3.电动机报警信号电路用74LS00集成片按图接线，并经实验验证。
将测试结果填入表1-3。
表1-3四、简答题1．Y4具有何种逻辑功能？2．在实际应用中若用74LS20来实现Y=AB时，多余的输入端应接高电平还是低电平？3．在全加器电路中，当A i=0，S i*=1，C i=1时C i-1=？数字电子技术实验报告开课实验室 指导教师 班级 学号 姓名 日期 实验项目 实验二 组合逻辑电路的设计一、实验目的1．掌握用3线- 8线译码器74LS138设计组合逻辑电路。
集成电路课程设计四位与非门的电路设计
集成电路课程设计题目：四位与非门的电路设计专业：电子科学与技术班级：***学号：***姓名：***指导老师：***一．课程设计的目的1. 学习Hspice 的安装及使用，并通过网表文件来描述模拟电路，了解Hspice 的内部元件库。
2. 用MOS 器件来设计四位逻辑输入与非门电路。
二． 课程设计内容运用HSPICE 仿真软件以及网表文件来设计四位逻辑输入与非门电路。
三． 实验原理四输入与非门符号图及原理：A OUTPUT NAND412345D CB当输入端A 、B 、C 、D 中只要有一个为低电平时，就会使与它相连的NMOS 管截止，与它相连的PMOS 管导通，输出为高电平；仅当A 、B 、C 、D 全为高电平时，才会使四个串联的NMOS 管都导通，使四个并联的PMOS 管都截止，输出为低电平。
四． 网表文件在文本文档中编写出Hspice 所需的网表文件，并另存为.sp 文件。
网表文件如下：CMOS NAND4.OPTIONS LIST NODE POST.TRAN 20P 50N.include'C:\synopsys\Hspice2005.03\cmimodel\libr ary\hua05.sp' ttVCC VCC 0 5MNMOS_1 N_1 A Gnd Gnd NCH W=2.5u L=250nMNMOS_2 N_2 D N_1 N_1 NCH W=2.5u L=250nMNMOS_3 N_3 C N_2 N_2 NCH W=2.5u L=250nMNMOS_4 Vdd B N_3 N_3 NCH W=2.5u L=250nMPMOS_1 Vdd A Vdd Vdd PCH W=2.5u L=250nMPMOS_2 Vdd D Vdd Vdd PCH W=2.5u L=250nMPMOS_3 Vdd C Vdd Vdd PCH W=2.5u L=250nMPMOS_4 Vdd B Vdd Vdd PCH W=2.5u L=250nV2 1 0 PULSE .2 4.8 0N 0N 0N 5N 10NV3 2 0 PULSE .2 4.8 0N 0N 0N 5N 10NV4 3 0 PULSE .2 4.8 0N 0N 0N 5N 10NV5 4 0 PULSE .2 4.8 0N 0N 0N 5N 10N.measure tran tf trig v(5) val=4.5 fall=1 targ v(5) val=0.5 fall=1.measure tran tr trig v(5) val=0.5 rise=1 targ v(5) val=4.5 rise=1.measure tran tpdr trig v(1) val=2.5 rise=1 targ v(5) val=2.5 fall=1.measure tran tpdf trig v(1) val=2.5 fall=1 targ v(5) val=2.5 rise=1.measure tpd param='(tpdr+tpdf)/2'.MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END五．仿真及实验截图1.打开HSPICE软件，接着利用open打开上面的网表文件，仿真，如下图所示：输入波形，如下图所示：六．实验心得体会通过本次课程设计，使用了电路设计与仿真软件HSPICE，并练习用网表文件来描述模拟电路，用MOS器件来设计四位逻辑输入与非门电路，使我对HSPICE软件有一个更深层次的认识。
数电实验四(2).pdf
一．课题名称：数码管扫描显示控制器设计与实现二．实验目的1. 掌握VHDL语言的语法规范，掌握时序电路描述方法2. 掌握多个数码管动态扫描显示的原理及设计方法三．实验所用仪器及元器件1. 计算机2. 直流稳压电源3. 数字系统与逻辑设计实验开发板四．实验任务要求1. 用VHDL语言设计并实现六个数码管串行扫描电路，要求同时显示0，1，2，3，4，5这六个不同的数字图形到六个数码管上，仿真下载验证其功能，并下载到实验板上测试。
2. 用VHDL语言设计并实现六个数码管滚动显示电路。
(选作)①循环左滚动，始终点亮6个数码管，左出右进。
状态为：012345－123450－234501－345012－450123－501234－012345②向左滚动，用全灭的数码管充右边，直至全部变灭，然后再依次从右边一个一个地点亮。
状态为：012345－12345X－2345XX－345XXX－45XXXX－5XXXXX －XXXXXX－XXXXX0－XXXX01－XXX012－XX0123－X01234－012345，其中’X’表示数码管不显示。
五．实验设计思路及过程1.实验原理为使得输入控制电路简单且易于实现，采用动态扫描的方式实现设计要求。
动态扫描显示需要由两组信号来控制：一组是字段输出口输出的字形代码，用来控制显示的字形，称为段码；另一组是位输出口输出的控制信号，用来选择第几位数码管工作，称为位码。
多个数码管动态扫描显示，是将所有数码管的相同段并联在一起，通过选通信号分时控制每个数码管的公共端，循环依次点亮多个数码管，利用人眼的视觉暂留现象，只要扫描的频率大于50Hz，将看不到闪烁现象。
扫描显示方式就是在某一时刻，只让某一位的位选线处于导通状态，而其它各位的位选线处于关闭状态。
同时，段线上输出相应位要显示字符的字型码。
这样在同一时刻，只有选通的那一位显示出字符，而其它各位则是熄灭的，如此循环下去，就可以使各位数码管显示出将要显示的字符。
数字集成电路课程设计
数字集成电路课程设计一、课程目标知识目标：1. 让学生理解数字集成电路的基本概念，掌握常用数字逻辑电路的组成、工作原理及应用。
2. 使学生了解数字集成电路的设计流程，掌握使用硬件描述语言（如Verilog HDL）进行数字电路设计的基本方法。
3. 帮助学生掌握数字电路的仿真、测试与优化方法。
技能目标：1. 培养学生运用所学知识，独立完成简单的数字集成电路设计任务。
2. 培养学生运用硬件描述语言进行数字电路编程的能力。
3. 培养学生分析问题、解决问题的能力，提高创新意识和团队协作能力。
情感态度价值观目标：1. 激发学生对数字集成电路的兴趣，培养其探索精神。
2. 培养学生严谨、踏实的科学态度，养成良好的学习习惯。
3. 增强学生的环保意识，使其关注数字集成电路对环境的影响。
分析课程性质、学生特点和教学要求，本课程目标旨在使学生在掌握数字集成电路基本知识的基础上，提高实际设计能力，培养创新思维和团队协作能力。
通过课程学习，使学生能够具备以下具体学习成果：1. 能够正确描述常用数字逻辑电路的组成、工作原理及应用。
2. 能够运用硬件描述语言进行简单数字电路设计。
3. 能够分析并解决数字电路设计过程中遇到的问题。
4. 能够参与团队协作，完成具有一定难度的数字集成电路设计项目。
二、教学内容本章节教学内容依据课程目标，紧密围绕数字集成电路的设计原理和实践操作，确保科学性和系统性。
具体教学内容安排如下：1. 数字集成电路基础知识- 数字逻辑电路的基本概念与分类- 常用数字逻辑电路（如与门、或门、非门等）的组成、工作原理及应用2. 硬件描述语言（Verilog HDL）基础- Verilog HDL的基本语法和结构- 常用Verilog HDL语句及其功能描述3. 数字集成电路设计流程- 设计需求分析- 电路设计、编码、仿真与测试- 优化与调试4. 常用数字集成电路设计实例- 简单组合逻辑电路设计- 时序逻辑电路设计- 数字信号处理电路设计5. 数字电路设计工具与平台- 硬件描述语言编译器（如ModelSim）- 电路设计与仿真软件（如Quartus II）教学内容参照教材相关章节进行安排，确保与课程目标紧密结合。
数电实验四——译码显示电路
实验四 译码显示电路
二、实验目的
掌握中规模集成译码器的逻辑功能和使用方法 熟悉数码管的使用
三、实验分析
1.按表（二）测试 74LS194.
分析：
各工作状态下，Q0、Q1、Q2、Q3 的输出：
置零 Q0 = Q1 = Q2 = Q3 = 0
保持
Q0n+1 = Q0n
Q1n+1 = Q1n
Q2n+1 = Q2n
的循环。
3.按图（4）实现四位扫描译码显示器，采用内容（2）顺序
脉冲作为 Ds 信号，8421BCD 码用逻辑模拟开关输入。自
行设计伪码灭灯电路，使得正常输入 BCD 码时输入为“1”
伪码输入时灭灯。
分析：
伪码灭灯电路真值表
A3
A2
A1
A0
BI/RBO
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
1
1
0
0
1
0
5.自行设计电路在 4 联装 LED 数码管同时显示出学号后 4 位
分析：根据自身学号后 4 位 1403，74LS194 保持并行送数的状态， 设计电路使得 74LS197 输出信号为相应数字时，控制对应位置数码 管显示出来，其余位置不显示。 法一：采用门控制 由于 D0、D1、D2、D3 与 Q0、Q1、Q2、Q3 的之间有一定的延迟， 故作真值表如下：
D0
D1
D2
D3
A3
A2
A1
A0
0
1
1
1
0
0
0
数字实验教案
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实验内容
数字电子部分
实验1 实验1 基本逻辑门逻辑功能测试及使用
五、实验报告要求 1. 画出实验用逻辑门的逻辑符号，并写出逻辑表达式。 2. 整理实验表格和结果。 3. 总结三态门功能及正确的使用方法。 4. 通过本次实验总结TTL及CMOS器件的特点及使用的收获和体会。 5. 回答思考题。 六、思考题 1. 欲使1只异或门实现非逻辑，电路将如何连接，为什么说异或门是可控 反相器? 2. 对于TTL电路为什么说悬空相当于高电平?而CMOS集成门电路多余端为什 么不能悬空？ 返回
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实验内容
数字电子部分
实验3 实验3 中小规模集成电路组合逻辑设计
4） 题目D：2位二进制乘法器设计及验证（综合实验） 输入A1A0和B1B0两路二进制信号，输出为A1A0×B1B0的乘积，通过数码管 显示出来。例如A1A0和B1B0两路二进制信号假若为11和10时，则显示“6”， 具体电路形式不限。 设计实验要求 写出真值表、逻辑表达式（如何化简自己决定）。①试 用与非门设计该逻辑电路，选择尽可能少的器件。②可利用实验系统上 已连接好的BCD/七段译码显示电路和数码管，并在实验台上进行调试及 验证。 5） 题目E：2位二进制平方电路设计及验证（综合实验） 输 入 A2A1A0 三 位 二 进 制 数 ， 用 两 位 数 码 管 显 示 其 平 方 数 。 例 如 A2A1A0==111时，则应显示“49”。(具体电路形式不限) 返回
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实验内容
数字电子部分
实验1 实验1 基本逻辑门逻辑功能测试及使用
一、实验目的 1. 熟悉数字电路实验系统的正确使用。 2. 掌握各种常用门电路的逻辑符号及逻辑功能。 3. 了解TTL、CMOS集成电路外引线排列。 4. 了解TTL、CMOS集成电路的标示识别。 5. 了解 TTL、CMOS集成电路正确的使用方法。 6. 通过验证掌握常用的TTL、CMOS集成门电路的逻辑功能。 7. 熟悉并掌握OC门、三态门的典型应用。
实验四 集成门电路
实验四 集成门电路一、实验目的1．学习测试“与非“门电路的电压传输特性和逻辑功能。
2．掌握“与非”门组成的其它逻辑门。
二、实验原理图1所示的“与非”门是门电路中应用较多的一种，它的逻辑功能是：全“1”出“0”，有“0”出“1”。
即只有当全部输入端都接高电平“1”时，输出端才是低电平“0”，否则，输出端为高电平“1”。
图1检验“与非”门应按表规定的测试条件进行。
在实际使用时，有时可用万表对“与非”门进行简易检验。
以TTL“与非”门为例，当接通用5V 直流电源后，先让各个输入端接高电平，用万用表测量其输出端的电压。
然后把各个输入端依次接地，测量输出端的电压，根据测量数据是否符合规范值则可判别这个“与非”门好否。
“与非”门可以组成其他基本逻辑电路。
图2是由三个“与非”门组成的“或”门电路，它的逻辑表达式为:B A F +=图3是由四个“与非”门组成的“异或”门电路，它的逻辑表达式为：B A B A B A F +=⊕=。
本实验使用的集成“与非”门的型号为74LS00，它包含四个“与非”门，每个“与非”门有2个输入端， 其外引线及内部示意图如图4。
U cc 为+5V 。
F&&& FAB图2参图3 图4三、仪器设备及所选用组件箱数字电子技术模块集成电路与非门四、实验内容及步骤1.测试与非门的逻辑功能如图1连接电路，A、B端输入接开关，Y接至发光二极管，将结果记入表1。
验证是否符合“与非”门逻辑功能。
2.“ 或”门的逻辑功能按图2接线，用三个与非门组成了“或”门电路，将“或”门的二个输入端接至数据开关，改变两个输入端的电平，看输入与输出之间是否符合“或”逻辑。
(注：方波频率为2HZ) 将结果记入表2。
表23.“异或”门的逻辑功能按图3接线，四个与非门组成部分了“异或”门，将它的两个输入端A、B接至数据开关，改变两输入端电平，测输出电平的变化规律。
将结果记入表3。
表3五、实验报告1.完成实验内容。
2017年数字集成电路设计实验课实验四
实验四 译码器的设计及延迟估算1、 设计译码器并估算延迟设计一个用于16bit 寄存器堆的译码器，每一个寄存器有32bit 的宽度，每个bit 的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。
译码器的结构可参考典型的4-16译码器译码器和寄存器堆的连接情况(Output 输出为1的一行寄存器被选中)①假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为10。
确定译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
解： 96332,10int =⨯==ext g C C C ,9.696/10F ==⇒假定每一级的逻辑努力：G=1，又因为分支努力(每个信号连接8个与非门)：81*8*1B ==， 路径努力8.7686.91=⨯⨯==GFB H 所以，使用最优锥形系数就可得到最佳的电路级数39.36.3ln 8.76ln 6.3ln ln ===H N ,故N 取3级。
因为逻辑努力：2121G =⨯⨯=，路径努力：6.15386.92=⨯⨯==GFB H 则使得路径延时最小的门努力 36.5)6.153(3/1===N H h 。
所以：.36.5136.5,68.2236.5,36.5136.5132211=========g h f g h f g h f故第一级晶体管尺寸为7.681036.5=⨯； 第二级尺寸为956.1768.27.6=⨯；第三级尺寸为96244.9636.5956.17≈=⨯。
故延迟为：0008.22)36.5136.5436.51(p p p t t t =+++++=②如果在四个寄存器地址输入的时候，只有正信号，反信号必须从正信号来获得。
每个正信号的输入的等效负载为20,使用与①中同样的译码结构，在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
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实验四 译码器的设计及延迟估算
1、 设计译码器并估算延迟
设计一个用于16bit 寄存器堆的译码器，每一个寄存器有32bit 的宽度，每个bit 的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。
译码器的结构可参考典型的4-16译码器
译码器和寄存器堆的连接情况(Output 输出为1的一行寄存器被选中)
①假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为
10。
确定译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
解： 96332,10int =⨯==ext g C C C ,9.696/10F ==⇒
假定每一级的逻辑努力：G=1，又因为分支努力(每个信号连接8个与非门)：
81*8*1B ==， 路径努力8.7686.91=⨯⨯==GFB H 所以，使用最优锥形系数就可得到最佳的电路级数39.36.3ln 8.76ln 6.3ln ln ===H N ,故N 取3级。
因为逻辑努力：2121G =⨯⨯=，路径努力：6.15386.92=⨯⨯==GFB H 则使得路径延时最小的门努力 36.5)6.153(3/1===N H h 。
所以：
.
36.5136.5,68.2236.5,
36.5136.5132211=========g h f g h f g h f
故第一级晶体管尺寸为7.68
1036.5=⨯； 第二级尺寸为956.1768.27.6=⨯；
第三级尺寸为96244.9636.5956.17≈=⨯。
故延迟为：0008.22)36.5136.5436.51(p p p t t t =+++++=
②如果在四个寄存器地址输入的时候，只有正信号，反信号必须从正信号来获得。
每个正信号的输入的等效负载为20,使用与①中同样的译码结构，在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
解：因为输入时通过两级反相器，使这两个反相器分摊原来单个反相器的等效扇出，将两级反相器等效为一级，故其逻辑努力32.236.5h ==,
故36.5,68.2,32.2,32.24321====f f f f
所以：
第一级尺寸为：()9.2832.210=⨯；
第二级尺寸为：728.632.29.2=⨯；
第三级尺寸为：03.1868.2728.6=⨯；
第四级尺寸为：65.9636.503.18=⨯
正信号通路的延迟为：()0036.2236.5136.5436.5132.2132.2p p p t t t =++++++++= 反信号通路情况与上问相同，延迟为0008.22)36.5136.5436.51(p p p t t t =+++++=
2、 根据单位反相器(NMOS:W=0.5u L=0.5u PMOS:W=1.8u L=0.5u)，设计出实
际电路，并仿真1题中第一问的路径延迟。
设计出实际电路如下：
仿真图如下：。