四位串行进位加法器设计
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集成电路CAD课程设计报告
四位串行加法器设计
1串行进位加法器简介
1.1加法器实现多为二进制数相加的电路,称为加法器。根据进位方式不同,有串行进位加法器和超前进位加法器之分。采用串行进位方式,优点是电路简单,连接方便;缺点是运算速度不高。
原理:把四个全加器(例如两片74LS183)依次级联起来,便可构成四位串行进位加法器。因此四位串行进位加法器的设计可以分以下两步进行:(1)全加器设计;(2)将全加器级联,构成四位串行进位加法器
(a)(b)
图(1)四位串行加法器7483
1.2 图2为四位串行加法器7483逻辑图
图(2)四位串行加法器
2 四位串行进位加法器的设计实现:
2.1 输出级电路设计
与TTL电路兼容驱动10个TTL
①输出高电平时|IoH|<=20uAV oHmin=4.4V
②输出低点平时|IoH|<=20mAV oHmax=0.4V
③输出级充放电时间tr=tf
计算电路如图3所示
①以15个PF的电容负载代替10个TTL电路来计算tr、tf
②输入V为的前一级的输出被认为是理想的输出,即:
ViL=Vss,ViH=Vdd
③计算电流时,负载为电流负载,有拉电流的灌电流。
图3
(1)CMOS N 管(W/L )N 的计算:
当输入为高电平时(Vi=Vdd ),N 管导通后级TTL 电路有较大的灌电流输入,此时(表示成对称形式)
使方括号中的值和栅电容Cox 及电子迁移率un 为最小值:
o u t
00f f
[]
200200)()(2V V V V V V C L W I tn i s tn ox
N n
dsn -----⎪
⎭⎫ ⎝⎛=μm ax
0m in 2
ox SiO
ox t C εε=
2
30m ax
0m in
-
⎪⎪⎭
⎫
⎝
⎛=T
T n n μμ
(2) CMOS P 管(W/P )p 的计算
|IoH |<=20uA时有 V oHmin=4.4V tr=tf
① 以Ioh<=20uA时V oHmin=4.4V 的条件计算
最坏的情况下
Vdd=4.5V ,V ohmin=4.4v,Vtp=0.8V ,
经计算可得
∆∆===⎪
⎭⎫
⎝⎛233034956.164m in
n L W []
202)()(2
oh tp i dd tp i ox
p p oh
V V V V V V C L W I -----⎪⎭⎫ ⎝⎛=μm ax
0m in 2
ox SiO
ox t C εε=
2
30m ax 0m in
-
⎪
⎪⎭
⎫
⎝⎛=T T n p μμ∆∆===⎪⎭⎫
⎝⎛21532227.7p
L W
②tr=tp 的条件计算:CMOS 中
αp=αn
所以
2.2 输入级设计
dd
tp p V V =
αdd
tn n V V =
αdd
p L p V k C =
τ()⎥⎥⎥⎥⎥⎦
⎤
⎢⎢⎢⎢⎢⎣⎡-⎪⎪⎭⎫ ⎝⎛--+--=p n n n n f arth t αααατ111.011)1.0(2
p p
n n p
n n p f r L
W L W k k t t μμττ
⎪⎭⎫
⎝⎛⎪⎭⎫
⎝⎛===⎪
⎪⎭⎫ ⎝⎛∆∆===⎪
⎭⎫
⎝⎛233034956.164min
n L W ∆∆==⎪⎭⎫
⎝⎛275931138min
n L W ∆∆===⎪
⎭⎫
⎝⎛233034956.164min
n L W
输入电平Vih 可能为2.4V
(1)拉管P2
为了节省面积,同时又能使Vih 较快上升,取
图4
(2)CMOS 反向器的P1管
此P1管应取内部基本反向器的尺寸
(3)CMOS 反相器的N 管
TTL 的输出电平在0.4-2.4之间 V1*=ViLmax+Vihmin=1.4V
∆∆===⎪
⎭⎫
⎝⎛223312
p L W
∆∆==⎪
⎭⎫ ⎝⎛231.546内p L W
式中βk=kn/kp,Vdd=5V ,Vtn=0.7V ,Vi*=1.4V , βk=17.16
2.3 内部基本反相器中各MOS 管尺寸的计算
内部反相器的负载电容: ①本级漏极的PN 结电容Cpn ②下级的栅电容Cc1 ③连线杂散电容Cs Cpn+Cc1=10Cs
Cs :铝线宽5um,长100um ,在场区上面,此铝线的电容为
1
K k V V k V p n TP DD p *I
+++=
+++=R TP DD TN R TN N V V V V k ββ)(
∆∆=⎪⎭⎫
⎝⎛=⎪⎭⎫ ⎝⎛2230W n
p R pl nl L L W μμβ∆∆==⎪⎭⎫
⎝⎛22303345nl
L W ∆∆==⎪
⎭⎫
⎝⎛231.546pl
L W ∆∆===⎪
⎭⎫
⎝⎛223312
p L W