钟控触发器
钟控d触 发器设计实验原理
钟控d触发器设计实验原理
钟控D触发器是数字集成电路中的一种重要组成部分，它由六个与非门组成，包括两个基本的RS触发器、时钟控制电路和数据输入电路。
当不向D触发器施加任何时钟输入或在时钟信号的负边沿（下降沿）期间，输出不会发生变化，它将在输出Q处保留其先前的值。
如果时钟信号为高
电平（更准确地说是上升沿/正边沿）并且如果D输入为高电平，则输出也
为高电平，如果D输入为低电平，则输出将变为低的。
因此，在存在时钟
信号的情况下，输出Q跟随输入D。
此外，D触发器也称为维持-阻塞边沿D触发器，由三个SR NAND锁存器构成。
输入级由两个锁存器组成，输出级由一个锁存器组成。
在输入级，数据输入连接到其中的一个NAND锁存器，时钟信号（CLK）并行连接到两
个SR锁存器。
以上内容仅供参考，如需更准确全面的信息，建议查阅相关的专业书籍或咨询专业人士。
DFF和latch
DFF和latch 钟控触发器(锁存器）边沿触发器（触发器）触发器：flipflop，锁存器：latch，寄存器：register锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。
触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。
寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。
其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。
寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。
触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。
所以触发器的Q输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。
有一些教科书里的触发器实际是锁存器。
在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是锁存器。
钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。
20、D 触发器和D 锁存器的区别。
两个锁存器可以构成一个触发器,归根到底还是dff是边沿触发的，而latch是电平触发的。
锁存器的输出对输入透明的，输入是什么，输出就是什么，这就是锁存器不稳定的原因，而触发器是由两个锁存器构成的一个主从触发器，输出对输入是不透明的，必须在时钟的上升/下降沿才会将输入体现到输出，所以能够消除输入的毛刺信号。
21、latch和filp-flop的异同都是时序逻辑，但latch受所有的输入信号控制，只要输入信号变化，latch就变化。
也正因为如此，latch很容易出毛刺。
flip-flop是触发器，只有在被时钟触发时才采样当前的输入，产生输出。
如果使用门电路来搭建latch和ff，则latch消耗的门资源比ff要少。
钟控触发器
图11.13 JK触发器的次态卡诺图 经次态卡诺图化简，可得出JK触发器特性方程为：
Q n1 J Q n KQ n
我们下面我们通过一个例子来熟习JK触发器的特性：
电子技术基础精品课程
从触发器的波形图可以看出，任何时刻的输入波形，都可以
找到对应的输出波形。因此，波形图也能反映触发器的逻辑功
作用，又能有效地解决在 CP＝1 时两个输入同时为 1 可能导致触
发器状态不确定的问题。在这里我们把两个输入端分别叫做 J和 K，故称为JK触发器。
电子技术基础精品课程
Q
&
&
&
&
J
CP
K
图11.11
JK触发器的逻辑图
电子技术基础精品课程
由于JK触发器是由钟控RS触发器改进而成的，若将J和S对应，K和
RS触发器的输入信号R＝S＝1，则触发器保持原来的状态不变。
在 CP＝1 时，钟控控制门 G3 和 G4 都开放，输入信号 R、S 通过 G3、 G4门，并且取“反”后分别加到基本触发器G1、G2的输入端 R、S的变化而改变。 R 、上，使输出状态跟随输入信号 S 由此可得到钟控RS触发器的真值表，如表11-3所示。在正常工作
(a)逻辑图
(b) 逻辑符号
0 1
电子技术基础精品课程
11.2 钟控触发器
为了克服基本RS触发器直接控制的缺点，可以增加两个控制门 和一个时钟脉冲控制信号，让输入信号经过控制门传送。这样，
就构成了钟控触发器，其输出状态的变化就由时钟脉冲和输入
信号来共同决定。通常由时钟脉冲来控制触发器的翻转时刻， 而由输入信号来确定触发器的状态。 钟控触发器按逻辑功能来分类，可分为 RS、D、JK 等类型触发 器，下面来分别讨论。
钟控RS触发器的缺点
2018/11/4
6
钟控RS触发器
复习：
（ 1 ）触发器是具有存储功能的一种基本单元电路， 触发器与组合逻辑电路相结合可构成寄存器、 计数器等时序逻辑电路。 （2）基本RS触发器的电路组成和逻辑功能。
（3）钟控RS触发器的电路组成和逻辑功能 。
2018/11/4
2
基本RS触发器
（1）基本RS触发器的电路组成
2018/11/4
3Байду номын сангаас
（2）基本RS触发器的逻辑功能
2018/11/4
10
二.主从JK触发器
1.主从JK触发器的电路组成
由两个钟控RS触发器组成的主从JK触发器电路如图所示
2018/11/4
11
二.主从JK触发器
1.主从JK触发器的逻辑功能
（1）当J=0、K=0时， ，这体现了触发器具有记忆功能。 （2）当J=0、K=1时，Q=0。 （3）当J=1、K=0时，Q=1。 （4）当J=1、J=1时， 。
新课引入：钟控RS触发器的缺点——空翻
由上述波形图可知，在CP=1期间，R、S发生多次变化， 则触发器的输出状态Q也可能发生多次翻转。 在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。
2018/11/4
7
一.主从RS触发器
1.主从RS触发器的电路组成
由两个钟控RS触发器组成的主从RS触发器电路如图所示
钟控RS触发器电路结构、逻辑状态表、逻辑符号、触发习惯
钟控RS触发器电路结构、逻辑状态表、逻辑符号、触发方式钟控R-S触发器的逻辑图如图所示。
上面两个与非门G1、G2构成基本R-S触发器；下面的两个与非门G3、G4组成控制电路，通常称为控制门，以控制触发器状态的翻转时刻。
R和S为控制端（输入端），CP为时钟脉冲输入端，RD为直接复位端或直接置0端，SD为直接置位端或置1端，它们不受时钟脉冲CP的控制，一般用在工作之初预先使触发器处于某一给定状态，在工作过程中不用它们。
由图可见，当CP端处于低电平时，即CP=0，将G3、G4门封锁。
这时不论R和S端输入何种信号，G3、G4门输出均为1，基本R-S触发器的状态不变。
当CP端处于高电平时，即CP=1，G3、G4门打开，输入信号通过G3、G4门的输出去触发基本R-S触发器。
下面分析CP=1期间触发器的工作情况：R=0 ，S=1，G3门输出低电平0，从而使G1门输出高电平1，即Q=1；R=1，S=0，这时将使触发器置0；当R=S=0时，G3、G4门的输出全都为1，触发器的状态不变。
但当R=S=1，G3、G4门的输出均为0，违背了基本R-S触发器的输入条件，应禁止。
因此，对钟控R-S触发器来说，R端和S端不允许同时为1。
（2）逻辑状态表根据上述分析得到钟控R-S触发器CP=1时的逻辑状态表如下所示。
Qn表示在CP作用前触发器的状态，称为现态；Qn+1表示在CP 作用后触发器的状态，称为次态。
（3）逻辑符号注意：SD 、RD是直接置１端、直接置0端，与时钟脉冲无关，正常使用时，SD RD 接高电平。
（4）触发方式钟控R-S触发器在CP=0时，无论R和S如何变化，触发器输出端状态都不变。
而在CP=1期间，触发器才能接受输入信号以引起输出状态的变化，这种触发器称作电平触发器，数字集成电路手册及外文资料中常称为锁存器。
在CP=1期间，若钟控R-S触发器的输入发生多次变化则会引起触发器状态的多次翻转。
这种在同一CP脉冲下引起触发器两次或多次翻转的现象称为空翻。
钟控触发器
R 1, S 0
R
Q
S
Q
5.3 钟控触发器
例1 在钟控R-S触发器中，设初始状态为0，已知输入R、S、CP的波形图， 画出输出端的波形图。
Q Q
5.3 钟控触发器
5.3.2 钟控D触发器
1.电路组成及逻辑符号
D1 01
DD
Q
CP
Q
D1
钟控D触发器的逻辑电路图
CP=0时，Q的状态保持不变
逻辑符号
3）状态转移图
4）激励表
Qn
Q n1
D
0
0
0
0
1
1
1
0
0
1
1
1
5.3 钟控触发器
5.3.3 钟控J—K触发器
1.电路组成及逻辑符号
J
J
Q
CP
KK
Q
CP=0时，Q的状态不变
逻辑符号
约束条件
RD SD KQ n J Qn
K
n
Q
J
Qn
1将 RD KQn , SD Nhomakorabea Qn 代入 Qn1 SD RDQn
Q
1
S
CP=0时，Q的状态保持不变 CP=1： RD R, SD S 状态发生变化
将 RD R, SD S 代入基本R-S触发器的特征方程
Q n1
SD
RDQ n
RD SD 1
特征方程
Qn1 S RQn
RS 0
约束条件 S R 1
5.3 钟控触发器
3. 逻辑功能描述（在CP=1）
Qn＋1 0 1 0 0 1 1 1 0
保持 置0 置1 翻转
5.3 钟控触发器
钟控同步RS触发器
钟控RS触发器中 的RD和SD在电路中 起何作用？触发 器正常工作时它 们应如何处理？
4)当输入R=1，S=0时 设触发器现态Qn=0，Qn=1 触发器次态Qn+1=0，Qn+1=1
门2 全 1出 0 此时门4 有 0出 1
门1
1D 1 R 0
门1 有 0出 1
&
1
门2
1 0 S1 D
&
门3
CP 1
&
门4
S0
&
触发器状态不变， 仍为置0功能！
门3 R1 全 1出 0
归纳：当时钟脉冲控制端状态为高电平“1”时，电路被
Q Q
门3
R CP
&
门4
S
&
钟控RS触发器的 逻辑图符号 1S C1 1R
S CK R
三、 钟控RS触发器的工作原理
1 当时钟脉冲CP=0时的情况： Q Q
1
0
&
门1
1D 1 R 0
&
1
门2
1 0 S1 D
&
设触发器现态Qn=0，Qn=1。正 常情况下，直接置0、置1端悬空 为“1”。 触发器次态Qn+1=0，Qn+1=1
2 时钟脉冲CP=1时的情况： Q Q 1 0 0 1
1)当输入R=0，S=1时 设触发器现态Qn=0，Qn=1 触发器次态Qn+1=1，Qn+1=0
门2 有 0出 1 门4 全 1出 0
门1
1D 1 R
门1 全 1出 0 此时门3 有 0出 1
&
1
&
门2
0 S1 D
高二物理竞赛课件电路钟控D触发器(D锁存器)
5-3 主从触发器（MS FF）
MS FF——Master-Slave FF
钟控触发器（锁存器）： 在CP=1时，输入仍然会直接影响输出，是透明的
主从触发器：可以解决触发器输入与输出端之间的透明问题
一、主从RS触发器 1、电路
主触发器， 接受输入信
号S、R
从触发器， 输出存储
信息
时钟信号 互补
2、工作过程
故主从触发器也称延迟触发器 主从触发器的优点：解决了输入透明的问题 主从触发器的缺点：R、S均为1时，仍然要发生输出状态
不确定的问题
因为CP变0后，
从而使QM、QM
以及Q、Q变得不确定
3、功能表
注意点：
（1）避免出现R、S同时 为1的输入情况
（2）在CP=1时，输入S、 R均应保持不变； 否则按CP在负跳变前 一段时间的R、S值， 来确定最终的输出 状态
电路钟控D触发器（D锁存 器）
电路钟输入是D及D，自然满足了约束条件
状态的转换仍受时钟CP的控制
当CP=0时，SD=RD=1
触发器状态Q维持不变
当CP=1时，SD=D，RD=D 触发器的状态可能发生状态转换
状态转换方程及功能表
利用
可得钟控RS触发器的状态转换方程为 其中SR=0是约束条 件 功能表
4、逻辑符号
延迟输出记号 ，说明新状 态发生在CP的下降沿
4、钟控D触发器又称为D锁存器
D：待存入的数据 在CP=1时，可将数据存入触发器 在CP=0时，D便保留在触发器内，此时，门G3和G4都被CP
所封闭，Q的状态已与外输入D隔离，数据D即 使变化，也不再能影响状态Q 欲存入新数据D，需要待CP再次跃升到高电平，打通闩锁
7、工作波形
ppt62第二节 钟控(同步)触发器
特征方程： n1 Q n Q
特征方程说明：钟控T′触发器每来一个CP触发器在原来的基础上 再翻转一次。
工作波形 假设触发器初始状态为：Q 0, Q 1 CP=0,C=D=1。基本触发器状态不变。 0 01 D 0 CP1到来， 原来Q 1 ,使C 1 , Q由10 Q Q D门输出负脉冲， 触发器状态发生一次转变。
D
D
Q
1 0
1 0
&
Q
B D
0 1
0 1
& [D]
SD 1
Q
1 1
3、功能描述 真值表： D Q
0 1
n+1
状态转换真值表：
D Q 0 0 0 1
n
状态转换图：
D = 1 D = 1
Qn+1 0 0 D = 0
0
0 1
1
1
1
0
1
1
1
激励表：
Qn→Qn+1 0 0 1 0 1 0 1 D 0 1 0 1
CP为时钟控制信号。
Q
A
Q
&
RD 1 C & 1 0
R CP
& B 1 SD &
D S
CP = 0，C门、D门输出“1”，基本触发器状态保持不变，同时封锁 C门、D门输入，使R、S输入信号不能加进来。 CP = 1,输入信号R、S通过C、D门加到基本触发器输入端。触发器 的状态由R、S确定。
（设初态为0。）Q 1 不定 0 2、工作波形 1 0
Q & SD & & D B
S Qn J 钟控RS触发器特征方程： Q n 1 S RQ n 约束条件：RS=0 RS Q n K J Q n 0
计数触发型钟控同步 RS触发器及其空翻现象
当第一个CP作用后，S = Q = 0、R = Q = 1；
当第二个CP到来时，触发器置0。
011
001
结论，每来一个计数脉冲，触
发器就翻转一次，触发器翻转的
次数反映了计数脉冲的数目，实
现了计数功能。
10
1 10
12.2.2 计数触发型钟控同步RS触发器的空翻现象 1．正常工作条件：时钟脉冲的宽度必须足够窄。 2．出现问题：空翻现象
在一个钟控同步RS 触发器基础上，将控制 门G3、G4的输入端R、S 分 别Q与 触 发 器 的 输 出 端 Q和 相连。
12.2.1 计数触发型钟控同步RS触发器
二、工作原理
设触发器的初始状态为0，则 S Q 1, R Q 0 ；
当第一个计数脉冲到ቤተ መጻሕፍቲ ባይዱ(即CP = 1)时，Q由0变1、Q 由1变0；
•空翻——
若时钟脉冲较宽，造成触发器动作 混乱，在一个时钟脉冲内出现多次翻转。
12.2 计数触发型钟控同步 RS触发器及其空翻现象
12.2.1 计数触发型钟控同步RS触发器
12.2.2 计数触发型钟控同步RS触发器的空翻现象
12.2 计数触发型钟控同步RS触发器及其空翻现象
触发器的主要用途之一就是构成计数电路，完成计数功能。
12.2.1 计数触发型钟控同步RS触发器 一、电路构成特点
5.2时钟控制的触发器
例：图中电路完成什么触发器的逻辑功能？
D = Qn ⊕ X
Q
cp
Q
D
n +1 =D 由D触发器的特征方程： Q
⊕
X
Q n +1 = Q n ⊕ X 实现T触发器的功能。
作业:5-1
5
S 0 0
次态K图
Q n +1
Q
0
n
状态转移图
10
R
0
SR Qn 00
0
1
01
11
0
1
0 0
× ×
×0
1
SR = 10 0 SR = 01
0×
1 1
Q
n +1
1
0 1
1 1
1
激励表
cp
n +1 Q →Q 0 0
n
时序图
S R
0
1
×
0
1 0
R
0
1
1
0
1
1
×
0
S
Q
二、钟控D触发器（D锁存器）
1.逻辑图 3.功能表
1
01
11
10
0
1
0
1
0 0
1
1 1
Q n +1
0 1
0
JK = ×0
JK = ×1 时序图
激励表
n +1 Q n→Q 0 0
J
0
1
0
1
1
1
0
1
× ×
× ×
1
K
CP
J
K
0
Q
四、钟控T触发器
钟控同步RS触发器要点
无序
有序
复习：基本RS触发器 的动作特点
基本RS触发器属于异步式或 称为无时钟触发器。
动作特点是： 当输入的置0或置1信号 一出现，输出状态就可 能随之而发生变化，触 发器状态的转换没有一 个统一的节拍。
一、 钟控RS触发器
在使用触发器时，往往要求按一定的节拍动作。 这种触发器有两种输入端： • 信号输入端：决定其输出状态的数据（如RS触发器 的置0、置1端R和S） • CP输入端：决定其动作时间的时钟脉冲（Clock Pulse） 具有时钟脉冲输入端的触发器称为时钟触发器（也 叫：同步RS触发器 ）。 输入 Q 信号输入端 触发器 时钟脉冲输入端
RD
&
门2
SD
&
CP端子称为时钟脉冲控制端。CP=0 时无论输入端子R和S 何种状态，触发 器输出Q均保持原态不变；只有CP=1 时，其输出状态才由R、S状态决定。 显然同步RS触发器受时钟脉冲控制 触发，因此又称为钟控RS触发器。即 钟控RS触发器的输出状态，不仅取决 于输出现态及输入信号的变化，还受 时钟脉冲CP的控制。 国际流行的 逻辑图符号
&
1 S1 D
门3
R CP 0
门4
S
触发器状态不变， 门2 保持功能！ 有 0出 1
门3和门4仍因 CP=0而有0出1
归纳：当钟控RS触发器的时钟脉冲控制端状态为低电平
“0” 时，无论两输入状态或输出现态如何，触发器均保持原来 的状态不变！换句话说：在CP=0期间钟控RS触发器不能被 触发，因此状态无法改变，为保持功能。
4)当输入R=1，S=0时 设触发器现态Qn=0，Qn=1 触发器次态Qn+1=0，Qn+1=1
钟控rs触发器的特征方程
钟控rs触发器的特征方程一、钟控RS触发器的定义钟控RS触发器是一种具有时钟输入的RS触发器，它的特征方程描述了触发器的稳定状态。
特征方程是通过Karnaugh图或真值表推导得到的，它是由输入信号和输出信号之间的关系所确定的。
二、钟控RS触发器的工作原理钟控RS触发器由两个互补的非门组成，分别称为S（Set）和R （Reset）。
其中，S为置位输入，R为清零输入。
触发器的输出由两个非门的输出决定。
根据输入信号的不同组合，钟控RS触发器可以处于两种稳定状态之一。
当S=0，R=1时，触发器处于清零状态。
此时，非门的输出为0，触发器的输出为1。
当时钟信号到来时，触发器的状态不会改变。
当S=1，R=0时，触发器处于置位状态。
此时，非门的输出为1，触发器的输出为0。
当时钟信号到来时，触发器的状态不会改变。
当S=0，R=0时，触发器处于禁止状态。
此时，无论时钟信号如何变化，触发器的状态都不会改变。
当S=1，R=1时，触发器处于不稳定状态。
此时，触发器的输出无法确定，称为禁止状态。
三、钟控RS触发器的特点1. 钟控RS触发器具有两种稳定状态：置位状态和清零状态。
当输入信号满足特定条件时，触发器的状态会改变，否则保持不变。
2. 钟控RS触发器具有时钟输入，可以按照时钟信号的脉冲来控制状态的改变。
只有在时钟信号到达的瞬间，输入信号的变化才会影响触发器的状态。
3. 钟控RS触发器具有禁止状态，即当S=1，R=1时，触发器的状态无法确定，处于不稳定状态。
这种状态应尽量避免，在设计中需要注意避免出现禁止状态。
4. 钟控RS触发器可以用于存储数据。
当时钟信号为高电平时，输入信号的变化不会影响触发器的状态，可以实现数据的存储和保持。
5. 钟控RS触发器可以用于时序控制。
通过控制输入信号的变化和时钟信号的脉冲，可以实现时序电路的功能，如计数器、移位寄存器等。
四、总结钟控RS触发器是一种常用的数字电路元件，具有两种稳定状态和禁止状态。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
表5-2-1 钟控R-S触发器状态转移真值表 R S Qn+1
0
0 1 1
0
1 0 1
Qn
1 0 不确定
(3) 状态转移图
R=0, S=1 R=× S= 0
0
R=1, S=0
１
R= 0 S=×
图5-2-2 钟控R-S触发器状态转移图
G2
图5-2-6 钟控J-K触发器
２．功能描述 (1) 状态转移真值表
表5-2-5 J-K 触发器状态转移真值表 J 0 0 1 1 K 0 1 0 1 Qn+1 Qn 0 1
Q
n
(2) 激励表
表5-2-6 J-K 触发器激励表
Qn → Qn +1 0 0 0 1 1 0 1 1 J 0 1 × × K × × 1 0 功能 保持 置0 置1 翻转
(3) 状态转移图
D =1
D =0
0
D=0
1
D =1
图5-2-5 钟控D触发器状态转移图
5.2.3
１．结构与功能
钟控J-K触发器
由基本触发器和触发引导
电路组成。 当CP=0时，不论输入信号 如何变化，基本触发器输入端 全为1，所以触发器保持原状态 不变。
J K CP
G3
& RD
G1
&
Q
&
&
Q
G4
SD
(4) 激励表
表5-2-2 钟控R-S触发器激励表 Qn → Qn +1 R S
0 0 1 1
0 1 0 1
× 0 1 0
0 1 0 ×
(5) 工作波形图
CP
R
S
Ｑ
不定
图5-2-1 钟控R-S触发器工作波形图
5.2.2
１．结构与功能
钟控D触发器
由基本触发器和触发引导电 路组成。 当CP=0时，不论输入信号
(3) 状态转移图
J =1，K =× J=0 K=×
0
J =×，K =1
1
J =× K= 0
图5-2-7 钟控J-K 触发器状态转移图
5.2.4
钟控T触发器
在钟控J-K触发器的基础上，将J和K连在一起，改作T，作 为输入信号，构成钟控T触发器。 在CP=1时，触发器的状态方程为：
可见，若T=1，每来一个CP，触发器状态改变一次；若T=0，
触发器状态保持不变。
表5-2-7 T 触发器状态转移真值表 T 0 1 Qn+1 Qn
Q
n
表5-2-8 T 触发器激励表 Qn → Qn +1 0 0 1 0 1 T 0 1 1 0
功能 保持 翻转
0 1 1
5.2.5
电位触发方式的工作特性
钟控触发器在CP为低电平时，不接受输入激励信号，状态 保持不变；当CP为高电平时，触发器接受输入激励信号，状态 发生转移。这种钟控方式称为电位触发方式。 电位触发方式的触发器，在CP＝1且脉冲宽度较宽时，将 随着输入信号的变化出现连续不停的多次翻转。如果要求每来 一个CP脉冲触发器仅翻转一次，则对钟控信号约定电平的宽度 有极其苛刻 的要求。 为了避免多次翻转，必须采用其他的电路结构。
RD
& G1
Q
G3
& G2
Q
器输入信号全为1，所以触发
器保持原状态不变。
SD
图5-2-1 钟控 R-S 触发器
当CP=1时，输入信号R和S可以使触发器状态发生变化，且 与基本触发器具有相同的逻辑功能。此时有：
SD S RD R
２．功能描述（CP =1） (1) 状态转移真值表 (2) 特征方程
D
&
SD
&
G2
Q
G4
D 如何变化，基本触发器输入信
号全为1，所以触发器保持原状 态不变。
G3 CP&& NhomakorabeaG1
Q
RD
图5-2-4 钟控D触发器
２．功能描述 (1) 状态转移真值表
表5-2-3 D触发器状态转移真值表 D 0 1 Qn+1 0 1
(2) 激励表
表5-2-4 D触发器激励表 Qn → Qn +1 0 0 0 1 1 0 1 1 D 0 1 0 1
5.2 钟控触发器
钟控R-S触发器
钟控D触发器 钟控J-K触发器
5.2.1
5.2.2 5.2.3
5.2.4
5.2.5
钟控T触发器
电位触发方式的工作特性
5.2.1
１．结构与功能
钟控R-S触发器
由基本触发器和触发引 导电路组成。 当CP=0时，不论输入信 号R和S如何变化，基本触发
R CP G4 S
& &