反相器及CMOS反相器性能分析

合集下载

反相器

PMOS sat
1.5
NMOS res
1
PMOS sat
NMOS res
PMOS off
0.5
0.5
1
1.5
2
2.5
V in
图5.5 由图5.4(VDD=2.5V)推导出的CMOS反相器的VTC
CMOS反相器. 10
2021年4月8日10时59分
CMOS 反相器：动态特性的开关模型
门的响应时间是由通过电阻Rp充电电容CL(电阻Rn放电电容CL)所需要的时间决定的
IDp
IDn
VDSp
Vin = 0 Vin = 1.5
VDSp
IDn
Vin = 0 Vin = 1.5
VGSp = -1 VGSp = -2.5
对X轴求镜面
Vin = VDD + VGSp IDn = -IDp
Vout
平移 VDD Vout = VDD + VDSp
图5.3 将PMOS I-V特性转换至公共坐标系(假设VDD=2.5V)
Vin = 0.5 Vin = 0
Vout
图5.4 静态CMOS反相器中NMOS和PMOS管的负载曲线(VDD=2.5V)
CMOS反相器. 9
2021年4月8日10时59分
CMOS 反相器的 VTC
NMOS off PMOS res Vout
2.5
NMOS sat PMOS res
2
NMOS sat
VDD
VDD
Rp
Vout
CL
Rn
Vout CL
Vin = 0
Vin = V DD
CMOS反相器. 11
图5.6 静态CMOS反相器动态特性的开关模型

4-反相器

before it does not recognize the input?
高电平噪声容限
Output Characteristics Logical High Output Range VDD Input Characteristics Logical High Input Range Indeterminate Region Logical Low Input Range
静态CMOS特性– static model(稳态)
Vswing=VDD , 高噪声容限? 有限输出电阻（典型值在
k欧数量级），反相器对噪声和干扰不敏感
MOS管栅是绝缘体，稳
态输入电流几乎为零，理论上其扇出为无穷大(实际上要考虑瞬态特性)
No steady state DC path
钟控CMOS逻辑
State Key Lab of ASIC & Systems, Fudan University，Jinmei Lai
CMOS 反相器 VTC
V DD
Vout 2.5
G
V in
S D
NMOS 截止 PMOS 线性 NMOS 饱和 PMOS 线性 NMOS 饱和 PMOS 饱和 NMOS 线性 PMOS 饱和
r ＝1
V M 0 . 5V
CMOS电路：PMOS尺寸比NMOS尺寸要大 DD
State Key Lab of ASIC & Systems, Fudan University，Jinmei Lai
理想反相器定义
VM This is “ideality from a static point of view”
静态特性小结
要使数字电路能正确工作，噪声容限应该大于

cmos反相器

0.5
0 0
0.5
1
1.5
2
2.5
Vin (V)
三CMOS反相器的性能：动态特性
图7
影响一对串联反相器动态特性的寄生电容
四功耗，能量和能量延时
• 动态功耗 • 静态功耗
• 由冲放电电容引起的动态功耗
图8 由低至高翻转期间的等效电路
翻转期间从电源中取得的能量值EVDD如下所示：
翻转结束时在电容上存储的能量EC如下所示：
静态CMOS反相器的中点增益
求导并求解dVout/dVin得到：
忽略某些二次项并令Vin=VM,得到下面增益表达式：
• 稳定性
器件参数变化
2.5
2
器件参数变化对静态 CMOS 好的PMOS 坏的 NMOS
1.5
Vout(V)
Nominal
1
好的NMOS 坏的 PMOS
反相器 VCT 的影响图6
计算平均功耗为：
（a）大电容负载
（b）小电容负载
图11 负载电容对短路电流的影响
图12 CMOS反相器通过NMOS晶体管的短路电流与负载电容的关系（输入斜率固定为500ps）
• 静态功耗
图13 CMOS反相器中泄漏电流的来源（Vin=0V）
图14 VGS＝0时降低阈值会使亚阈值电流增加
小结
• 静态CMOS反相器把一个上拉的PMOS器件和一个下拉的 NMOS器件组合在一起。 • 该门具有几乎理想的电压传输特性。 • 它的传输延时主要由充放电负载电容CL所需要的时间决定。使负载电容保持较小是实现高性能电路的最有效手段。 • 功耗主要是由在充电和放电负载电容时消耗的动态功耗决定的。 • 是工艺尺寸变小是减小一个门的面积，传播延时以及功耗的有效手段。 • 互连线的影响将在总延时和总性能中逐渐占有更大的比例。

第三讲反相器

❖ 逻辑电平与器件尺寸无关，所以晶体管可以采用最小尺寸，属于无比例逻辑。
❖ 稳态时输出与VDD或者GND之间总存在一条有限的电阻通路。
❖ 输入阻抗很高，理论上，单个反相器可以驱动无数个门。 ❖ 稳态时候，电源和地之间没有直接的通路，没有电流存在
（忽略漏电流），即该门电路不消耗任何静态功耗。
6/
SMIC Logic18 反相器单元INV
从讨论区获得 ▪ 基本的仿真分析DC, AC, Trans,报告中须详细说明网表\激励\分析等内容 ▪ 作业以试验报告形式上交,电子版由班长收起后发email ▪ 使用国产软件者成绩加5分
23/
反相器的寄生电容
24/
瞬态响应
模拟时的输出过冲，是因为反相器的栅漏电容造成的
25/
7/
8/
回顾NMOS短沟道器件的I-V特性
X 10-4
2.5 2
VGS = 2.5V
VGS = 2.0V
1.5
1
VGS = 1.5V
0.5
VGS = 1.0V
0
0
0.5
1
1.5
2
2.5 VDS (V)
NMOS 晶体管, 0.25um, Ld = 0.25um, W/L = 1.5, VDD = 2.5V, VT = 0.4V
▪ 自由组合，每组2-3人,亦可独立完成 ▪ 各组之内合理分工，团队合作完成一份实验报告及工作报告 ▪ 实验报告要求用专门的实验报告纸书写，工作报告中注明各人的分工及
工作完成情况 ▪ 更推荐使用国产EDA软件华大九天,需要者请与老师联系 ❖ 内容：学习使用HSPICE软件进行反相器的设计和优化，设计3款以上的反相器 ▪ 基本的网表描述语法,激励加入方法 ▪ 采用tsmc 0.25um /smic 0.18um工艺进行仿真，工艺参数邮件通知或者

5.2CMOS反相器

2007级
集成电路专业
黑龙江大学
2009-2010第2学期
《数字集成电路设计》
卜
丹
17
• 例5.7：考虑性能时的器件尺寸确定
t p = t p 0 (1 + Cext ), SCiref t p 0 = 0.69 Req Cint
（1）本征延时tp0与门的尺寸无关，只取决于工艺与版图（2）S无穷大将达到最大可能的性能改善，但增加面积
2009-2010第2学期
《数字集成电路设计》
卜
丹
16
• 单个反相器驱动固定负载（Cext）时的延时
假设参照反相器的本征电容为Ciref，其晶体管的等效电阻为Rref。若一个反相器的晶体管尺寸（宽度）为参照反相器晶体管尺寸的S 倍，则该反相器的本征电容（ Cint）及晶体管等效电阻（Req ）分别为:
• NMOS/PMOS 尺寸比优化 :
例5.6
β1 ≈1.9，延时最小
β2 ≈2.4，上升和下降延时相等
2007级
集成电路专业
黑龙江大学
2009-2010第2学期
《数字集成电路设计》
卜
丹
15
• 考虑性能时反相器尺寸的确定
对称反相器（tpHL=tpLH）电容分为两部分
2007级
集成电路专业
黑龙江大学
反相器的总传播延时：
tp =
2007级集成电路专业
t pHL + t pLH 2
黑龙江大学
= 0.69C L (
Reqn + Reqp 2
卜
)
例5.5
丹 10
2009-2010第2学期
《数字集成电路设计》

5.1CMOS反相器

I DN + I DP = 0
VDSATp VDSATn ) + k pVDSATp (VM − VDD − VTp − )=0 k nVDSATn (VM − VTn − 2 2 VDSATp VDSATn (VTn + ) + r (VDD + VTp + ) k pVDSATp vsatpW p 2 2 = , 其中r = VM = 1+ r k nVDSATn vsatnWn rVDD VM ≈ 1+ r ' ' 若要求VM = VDD / 2, 则r = 1， W / L） = W / L）(VDSATn k n ) /(VDSATp k p ) ∴ （（ p n
2007级
集成电路专业
黑龙江大学
2009-2010学年第2学期
《数字集成电路设计》
卜
丹
6
• 静态CMOS反相器的负载曲线
图5.4 5.5
2007级
集成电路专业
黑龙江大学
2009-2010学年第2学期
《数字集成电路设计》
卜
丹
7
• 静态CMOS反相器动态特性的开关模型
图5.6
2007级
集成电路专业
黑龙江大学
其中ID(VM)是Vin=VM时流过反相器电流这一增益 g 几乎完全取决于工艺参数
2007级集成电路专业黑龙江大学 2009-2010学年第2学期《数字集成电路设计》卜丹 18
• 求静态CMOS反相器的中点增益例5.2 CMOS反相器的电压传输特性和噪声容限
图5.10
思考题5.2
VIH
《数字集成电路设计》
卜
丹
10

反相器的性能分析

（1）原理图的W/L如下表2.1：
PMOS
NMOS
TpLH
TpHL
Tp
W
L
W
L
10u
0.13u
5u
0.13u
8u
0.13u
4u
0.13u
6u
0.13u
3u
0.13u
4u
0.13u
2u
0.13u
（2）各W/L比下输出的波形：
图2.7
(3)TpHL延时分析，如图2.8
图2.8
图中有色线从左至右表示延时增加，对应于表2.1宽长比减少。即得出随着宽敞比的减少，延时增加。（测试有误：可能是因为随着管子尺寸减少，增加了管子的电阻Req，根据公式TpHL=0.69ReqCl，当减少的电容少于管子增加的电阻时，延时自然增加。这种效应称为自载效应）
加负载时：tpHL=13.5ps；tpLH=21ps同理的tp=17.25ps
结论：若要提高反相器的传播延时，可通过减少扇出电容从而提高反相器的性能。
2、调整COMS器件的W/L比来调节扩散电容。
COMS器件的扩散电容主要由有源区的底板PN结电容和侧壁PN结电容构成。图2.6显示这俩部分电容的构成：
对NMOS高至低翻转的传播延时：
式中，Reqn是NMOS管所关注时间内的导通电阻
对PMOS低至高翻转的传播延时：
式中，Reqn是NMOS管所关注时间内的导通电阻
反相器的总传播延时为：
由以上讨论得知：假设NMOS管和PMOS管的导通电阻为恒定值，即在进行star_Xrc集成参数提取时不提取CMOS反相器的电阻。故可以通过减少负载电容CL，减少一个门的传播延时。
图1.1
(1)栅漏电容Cgd2

cmos常用电路中异或门及反相器的功能

cmos常用电路中异或门及反相器的功能[CMOS常用电路中异或门及反相器的功能]CMOS（Complementary Metal-Oxide-Semiconductor）是一种常用的集成电路技术，在数字电路中起着重要的作用。

在CMOS常用电路中，异或门和反相器是常常会使用到的两种基本的逻辑门。

它们在数字电路设计中起着至关重要的作用，本文将探讨它们的功能以及在CMOS电路中的应用。

首先，让我们来了解一下反相器的功能及原理。

反相器是一种基本的逻辑门，它的输出与输入恰好相反。

也就是说，当输入为高电平时，输出为低电平；而当输入为低电平时，输出为高电平。

反相器常用来翻转输入信号的逻辑电平，它的符号通常表示为一个箭头，箭头指向一个小圆圈，表示逻辑反相。

在CMOS电路中，反相器通常是通过两个晶体管和一个负载电阻来实现的。

当输入为高电平时，其中一个晶体管导通，另一个截至，从而让输出变为低电平；而当输入为低电平时，另一个晶体管导通，一个截至，输出变为高电平。

这种反相器的实现方式在CMOS电路中非常常见，因为它能够提供高稳定性和高性能。

接下来我们来了解一下异或门的功能及原理。

异或门是一种逻辑门，它的输出为1的条件是两个输入信号不同。

换句话说，只有在一个输入为1，另一个输入为0的时候，输出才会为1；其他情况下输出为0。

异或门的符号通常表示为一个希腊字母“Σ”，表示逻辑异或。

在CMOS电路中，异或门通常是通过多个晶体管和负载电阻来实现的。

它的结构相对复杂一些，但原理其实和反相器类似。

通过合理地配置晶体管的导通状态，可以实现对两个输入信号进行异或运算，并得到相应的输出。

CMOS异或门通常具有高速、高稳定性和低功耗的特点，因此在数字电路设计中得到了广泛的应用。

总的来说，反相器和异或门是CMOS电路中常用的两种基本逻辑门，它们分别提供了对输入信号进行反相和异或运算的功能。

在数字电路设计中，我们可以借助这两种逻辑门来实现各种复杂的逻辑功能，比如加法、减法、乘法等等。

数字集成电路学习总结5CMOS反相器

数字集成电路学习总结5CMOS反相器今天开始总结数字集成电路。

这本书其实算是本科最难的⼀本了，细节过多⽆法卒读，涉及到的知识也⾮常全⾯。

实际上本科课程安排中并为将其作为重点，我们的课⾮常⽔，不知道讲了什么。

今天详细总结⼀下。

当时然由于内容过多，⽆法全部涵盖，只能⼤致总结，并着重记录定性的结论。

涉及到计算之类的问题，就只能略过了。

第五章 COMS反相器5.1 引⾔为什么从第五章开始，原因是这章⽐较基础，详细学习CMOS反相器后，才能继续看组合电路和时序电路等等。

研究的对象有如下⼏个指标：成本（复杂性和⾯积）、完整性和稳定性（静态特性）、性能（动态特性）、能量效率（功耗）。

5.2 静态CMOS反相器——直观综述课本上的描述：晶体管只不过是⼀个具有⽆限关断电阻和有限导通电阻的开关。

以开关来理解，可以推导出其他重要特性：1、输出⾼电平和低电平分别为VDD和GND，换⾔之，电压摆幅等于电源电压。

因此噪声容限很⼤。

2、逻辑电平与器件的相对尺⼨⽆关，所以晶体管可以采⽤最⼩尺⼨。

这⾥有⼀个概念叫⽆⽐逻辑3、稳态时，输出和VDD或GND之间总存在有限电阻的通路。

因此⼀个设计良好的CMOS反相器具有低输出阻抗，这使得它对噪声和⼲扰不敏感。

4、输⼊电阻极⾼。

理论上，单个反相器可以驱动⽆穷个门，或者说有⽆穷⼤的扇出。

但很快我们发现增加扇出也会增加传播延时。

因此扇出不会影响稳态特性，会影响瞬态特性。

5、忽略漏电流的话，意味着⽆静态功耗。

之前常⽤的是NMOS电路，静态功耗不为0，限制了集成度。

后来必须转向CMOS。

电压传输特性（VTC）的性质和形状可以通过图解法迭加两管的图像得到。

结果是观察到VTC具有⾮常窄的过渡区。

我们可以把开关特性简化为RC电路，⼀个快速门的设计是通过减⼩输出电容或者减⼩晶体管的导通电阻（增⼤宽长⽐）实现的。

5.3 CMOS反相器稳定性的评估——静态特性5.3.1 开关阈值开关阈值VM定义是Vin=Vout的点，利⽤图解法可以看出。

第10讲 CMOS反相器资料

VOL NML VIL NML=VIL-VOL 内部 NML=VIL
驱动门
负载门
理想传输特性
VIH=VIL=1/2VDD,具有最大的噪声容限.
实际传输特性
VSP称为转换点电压或反相器的阈值电压,如何使VSP=1/2VDD?
转换点处反相器中MOS管的工作状态
正常工作条件: 要使输出电压变化, 必须有由定义: 所以:
实验结果
高偏斜无偏斜低偏斜
反相器的PN比
PN比：一个设计中，反相器的P管“宽长比”与N管“宽长比” 之比，即（WP/LP)/(WN/LN)。PN比与工艺相关,一般在1.5-3. ”最佳PN比”可采用以下方式两种方式之一确定（1）根据静态特性：使反相器的转换点电压为1/2VDD。（2）根据动态特性：使反相器的tplh和tphl相等。两种方法本应一致，但实际略有区别。典型情况LN=LP=L(min)，PN比等价于P管和N管的宽度比。
要使逻辑电路可靠工作,输入高电平电压必须大于
VIH,输入低电平电压必须小于VIL.
CMOS反相器VIH和VIL的定义
VIL:输入电压由低到高变化时,输出电压开始下降且传输特性曲线斜率为-1的点,即图中A点对应的输入电压. VIH:输入电压由高到低变化时,输出电压开始上升且传输特性曲线斜率为-1的点,即图中B点对应的输入电压.
传输延迟的定义：输入信号变化 50%VDD到输出信号变化到50%VDD 的时间。
输入
50%
命名：从输出信号的角度命名。tplh 是输出由低到高的延迟，tphl是输出有高到底的延迟。
输出
50%
tplh
tphl
上升时间和下降时间
上升时间：从 10%VDD上升到 90%VDD的时间。下降时间：从 90%VDD下降到

第3章-CMOS反相器的分析与设计

VDD Input
GND
反相器的逻辑符号
Vin
Vout
V DD
V in
V ou t
t
Output
特点：作为和的共栅极；作为共漏极；作为的源极和体端；作为的源极和体端
3.1 反相器的结构和基本特性
若输入为“1”( )： = ， = 0V 导通，截止输出“0” ( = 0V)
Vout Vin
的垂直线：导通/截止
－的斜线：饱和区/ 线性区
－的斜线：线性区/ 饱和区
3.2.1 反相器的直流电压传输特性
(1) 0≤≤，截止，线性
ID N ID P K P V in V T P V D D2V in V T P V o u t 2 0
在一定范围变化(0～)，V 始o u t终 V 保D D 持。
VNLM Vit 0Vit VNHM VDD Vit
若2，＝2。实际情况，，最大直流噪
声容限由 {} 决定。
例题
KN VinVTN 2 KP VinVTPVDD 2
Vit
KrVTN VDDVTP 1 Kr
一个反相器，1，设 = 5V， = 0.8V， = -1V， = 4.6×10-8 2，μn = 500 2、μp = 200 2。由逻辑阈值点确定的最大噪声容限为多少？
第3章反相器的分析与设计
第3章反相器的分析与设计
3.1 反相器的结构和基本特性 3.2 反相器的直流特性 3.3 反相器的瞬态特性 3.4 反相器的设计
3.1 反相器的结构和基本特性
管的衬底接地，管的衬底接。
输入端——栅极输出端——？极如何判断分析器中和器件
的源漏区？是否有衬偏效应？

CMOS集成电路的性能及特点

CMOS集成电路的性能及特点CMOS功耗低CMOS集成电路采用场效应管，且都是互补结构，工作时两个串联的场效应管总是处于一个管导通，另一个管截止的状态，电路静态功耗理论上为零。

实际上，由于存在漏电流，CMOS 电路尚有微量静态功耗。

单个门电路的功耗典型值仅为20mW，动态功耗（在1MHz工作频率时）也仅为几mW。

工作电压范围宽CMOS集成电路供电简单，供电电源体积小，基本上不需稳压。

国产CC4000系列的集成电路，可在3~18V电压下正常工作。

逻辑摆幅大CMOS集成电路的逻辑高电平“1”、逻辑低电平“0”分别接近于电源高电位VDD及电影低电位VSS。

当VDD=15V，VSS=0V时，输出逻辑摆幅近似15V。

因此，CMOS集成电路的电压电压利用系数在各类集成电路中指标是较高的。

抗干扰能力强CMOS集成电路的电压噪声容限的典型值为电源电压的45%，保证值为电源电压的30%。

随着电源电压的增加，噪声容限电压的绝对值将成比例增加。

对于VDD=15V的供电电压（当VSS=0V时），电路将有7V左右的噪声容限。

输入阻抗高CMOS集成电路的输入端一般都是由保护二极管和串联电阻构成的保护网络，故比一般场效应管的输入电阻稍小，但在正常工作电压范围内，这些保护二极管均处于反向偏置状态，直流输入阻抗取决于这些二极管的泄露电流，通常情况下，等效输入阻抗高达103~1011Ω，因此CMOS集成电路几乎不消耗驱动电路的功率。

温度稳定性能好由于CMOS集成电路的功耗很低，内部发热量少，而且，CMOS电路线路结构和电气参数都具有对称性，在温度环境发生变化时，某些参数能起到自动补偿作用，因而CMOS集成电路的温度特性非常好。

一般陶瓷金属封装的电路，工作温度为-55 ~ +125℃；塑料封装的电路工作温度范围为-45 ~ +85℃。

扇出能力强扇出能力是用电路输出端所能带动的输入端数来表示的。

由于CMOS集成电路的输入阻抗极高，因此电路的输出能力受输入电容的限制，但是，当CMOS集成电路用来驱动同类型，如不考虑速度，一般可以驱动50个以上的输入端。

第5讲反相器

VDD＝0.5V（只比晶体管的阈值高100mV时，过渡区宽度是电源电压的10％
VDD＝2.5V时，加大到17％
降低VDD可以改善反相器的直流特性。
H
28
降低VDD的问题
不加区分的降低电源电压虽然对减少能耗有好处，但它会使门的延时加大；
一旦电源电压和阈值电压变得可以比拟，直流特性对器件参数的变化就变得越来越敏感；
H
43
传播延时的计算公式
tpHL 0.69ReqCL
0.69
3 4
IVDDSADTnCL
0.52
(W
/
L)n
CLVDD kn'VDSAT(nVDDVTn
VD
SATn/
2)
0.52
CL
(W / L)nkn'VDSATn
H
44
Delay as a function of VDD
tp(normalized)
l l din V n k n V DS (V A in T V T n n V D 2S ) Ap T k p V nDS (V A in T V D p D V T p V D 2S )
Vin＝VM，并忽略二次项
关键参数是沟道长度调
制参数λ;
VDD和器件尺寸影响很小;
H
25
Inverter Gain
H
14
CMOS Inverter VTC
0.5 1 1.5 2 2.5
Vout NMOS off PMOS res
NMOS s at PMOS res
NMOS sat PMOS sat
过渡区非常窄，因为在开关过渡期间，具有高增益。
NMOS res PMOS sat

TTL和CMOS器件种类和性能比较

TTL和CMOS器件种类和性能的比较TTL和CMOS器件的功能分类1：门电路和反相器逻辑门主要有与门74X08、与非门74X00、或门74X32、或非门74X02、异或门74X86、反相器74X04等。

2：选择器选择器主要有2-1、4-1、8-1选择器74X157、74X153、74X151等。

3：编/译码器编/译码器主要有2/4、3/8和4/16译码器74X139、74X138、74X154等。

4：计数器计数器主要有同步计数器74X161和异步计数器74X393等。

5：寄存器寄存器主要有串-并移位寄存器74X164和并-串寄存器74X165等。

6：触发器触发器主要有J-K触发器、带三态的D触发器74X374、不带三态的D触发器74X74、施密特触发器等。

7：锁存器锁存器主要有D型锁存器74X373、寻址锁存器74X259等。

8：缓冲驱动器缓冲驱动器主要有带反向的缓冲驱动器74X240和不带反向的缓冲驱动器74X244等。

9：收发器收发器主要有寄存器收发器74X543、通用收发器74X245、总线收发器等。

10：总线开关总线开关主要包括总线交换和通用总线器件等。

11：背板驱动器背板驱动器主要包括TTL或LVTTL电平与GTL/GTL+（GTLP）或BTL之间的电平转换器件。

TTL和CMOS逻辑器件的工艺分类1：Bipolar（双极）工艺TTL、S、LS、AS、F、ALS。

2:：CMOS工艺HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、ALVC、AHC、AHCT、CBTLV、AVC、GTLP。

3：BiCMOS工艺BCT、ABT、LVT、ALVT。

TTL和CMOS逻辑器件的电平分类TTL和CMOS的电平主要有以下几种：5VTTL、5VCMOS（Vih≥0.7*Vcc，Vil≤0.3*Vcc）、3.3V电平、2.5V电平等。

1：5V的逻辑器件5V器件包含TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT等系列器件2：3.3V及以下的逻辑器件包含LV的和V 系列及AHC和AC系列，主要有LV、AHC、AC、ALB、LVC、ALVC、LVT 等系列器件。