3计算机组成原理(第三章)
计算机组成原理-第3章总结
第三章 系统总线ღ®3-1总线：连接多个部件的信息传输线，是各部件共享的传输介质(多个模块共享的信息通路)ღ3-2总线组成：传输线，总线接口逻辑，总线仲裁部件ღ3-3系统总线：CPU ，主存，I/O 设备(通过I/O 接口)各大部件之间的信息传输线 ღ3-4传输线：数据线，地址线，控制线数据线：传送数据的通路，双向，并行传送能力地址线：传送数据地址的通路，单向，由CPU 发出控制线：传送控制信号的通路，单向，命令。
响应，定时ღ3-5通信总线：按传输方式分为：串行通信/并行通信串行通信：数据在单条1位宽的传输线上，一位一位地按顺序分时传送 并行通信：数据在多条并行1位宽的传输线上，同时由源传送到目的地 ღ3-6总线的特性 ：机械特性，电气特性，功能特性，时间特性机械特性：总线在机械连接方式上的一些性能，如插头与插座使用的标准，几何尺寸、形状、引脚个数、排列顺序，接头处的可靠接触等电气特性(逻辑联系)：总线每一根传输线上信号的传递方向和有效的电平范围功能特性：总线中每根传输线的功能时间特性：总线中的任一根线在什么时间内有效ღ3-7总线性能指标：1. 总线宽度：通常指总线的根数，用bit 表示2. 总线带宽：总线的数据传输速率，即单位时间内总线上传输数据的位数，通常用每秒传输的字节数衡量，单位MBps3. 时钟同步/异步：总线上数据与时钟同步工作的总线称为同步总线，与时钟不同步工作的总线为异步总线4. 总线复用：一条信号线上分时传送两种信号5. 信号线数：地址总线、数据总线、控制总线三种总线数的总和6. 即插即用ღ3-8总线结构：单总线结构/双总线结构单总线结构：CPU 、主存、I/O 设备(通过I/O 接口)都挂在一组总线上 优：总线结构改变灵活/CPU 可访问所有设备/两设备间也可通信 缺：总线宽度(提高频率，增加宽度—有限)/冲突多总线结构：将速度较低的I/O 设备从单总线上分离出来，形成主存总线与I/O 总线分开的结构。
计算机组成原理教案(第三章)
3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最 大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存 储器
定
义
优
点
缺
点
掩模式
数据在芯片制造过程中就 确定
可靠性和集成度高，价 不能重写 格便宜
存储 周期 存储 器带 宽
连续启动两次操作所需 间隔的最小时间
单位时间里存储器所存 取的信息量,
主存的速
度
数据传输速率 位/秒，字 技术指标 节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新 编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。 当VPP引脚不加高电压时，它只是一个只读存储器。 当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指 令寄存器，可以实现存储器内容的变更。 当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成 为只读存储器，称为写保护。
计算机组成原理 第三章
1TB=230B
• 存取时间（存储的时间。
• 存储周期：是指连续启动两次读操作所需要间隔的最 小时间。 • 存储器的带宽（数据传输速率）：是单位时间里存储 器所存取的信息量。通常以位/秒或字节/秒来表示。
3.2 SRAM存储器
通常使用的半导体存储器分为随机存取存储器 （Random Access Memory，RAM）和只读存储器 （Read-Only Memory，ROM）。它们各自又有许多 不同的类型。
相连。
A15 A14
2:4 译码器
CPU
A0 A13
11 10 01 00 CE 16K×8
CE … 16K×8 WE
CE 16K×8
WE
CE 16K×8
WE
WE
WE
D0~D7 16K×8字扩展法组成64K×8 RAM
• 字位同时扩展：既增加存储单元的数量，也加长
各单元的位数
• 实际的存储器 往往 需要对字和位同时扩展，如
I/O1 ….. I/O4
WE 2114 CS A0 …. A9
CPU
A0 A9
WE 2114 CS A0 …. A9
A10 A11
wE
2:4 译 码 器
用16K×8位的芯片采用字扩展法组成64K×8位 的存储器连接图。 图中4个芯片的数据端与数据总线D0—D7相连， 地址总线低位地址A0—A13与各芯片的14位地址端相 连，而两位高位地址A14 ，A15 经译码器和4个片选端
CPU
A0
A0 A1 A2 A3 A4 A5 A6 A7 A 8 A9
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
A9 CS
假定使用8K×1的RAM存储器芯片，那么组成 8K×8位的存储器，每一片RAM是8192×1，故其地址
计算机组成原理第三章运算方法与运算器(含答案)
第三章运算方法与运算器3.1定点数运算及溢出检测随堂测验1、定点运算器可直接进行的运算是（) (单选)A、十进制数加法运算B、定点数运算C、浮点数运算D、定点数和浮点数运算2、设计计算机字长为8位，两个十进制数X = -97 ，Y = 63, [x]补- [y]补的结果为（）（单选）A、01100000B、11011110C、负溢出D、正溢出3、下列关于定点运算溢出的描述中，正确的是( ) （多选）A、补码数据表时，同号数相加可能发生溢出B、补码数据表时，异号数相减可能发生溢出C、参加运算的两个数，当作为有符号数和无符号数进行加法运算时，不可能两者都溢出D、溢出检测既可用硬件实现，也可用软件实现4、设Ｘ为被加（减）数，Ｙ为加（减）数，Ｓ为运算结果，均采用补码数据表示，下列关于溢出电路设计的描述中，正确的是（）（多选）A、采用单符号位时，直接用Ｘ、Ｙ和Ｓ的符号位就可设计溢出监测电路B、采用双符号位时，可直接用Ｓ的双符号位设计溢出检测电路C、采用单符号位时，可直接用Ｘ、Ｙ最高有效数据位运算后的进位位和Ｓ的进位设计溢出监测电路D、对无符号数的加／减运算，可利用运算器的进位信号设计溢出检测电路3.2 定点数补码加、减运算器设计随堂测验1、如图所示为基于FA的运算器：为了利用一位全加器FA并配合使用控制信号P，当P= 0/1时实现A、B两个数的加法/减法运算，图中空白方框处电路的逻辑功能应该是（）（单选）A、与门B、或门C、异或门D、非门2、如图所示为带溢出检测功能的运算器该电路完成的溢出检测功能是（）（多选）A、带符号数的加法溢出检测B、带符号数的加法溢出检测C、无符号数的加法溢出检测D、无符号数减法的溢出检测3、下列关于并行进位的描述中，正确的是（）（多选）A、并行进位可以提高运算速度B、并行进位模式下，各进位位采用不同电路各自产生，相互间不再有依存关系C、采用先行进位部件和ALU模块可构建长度可变的并行进位运算器D、并行进位只对加法有效，而对减法无效4、四位并行ALU中有两个特殊的输出端，分别是：G =A3B3+(A3+B3)(A2B2+(A2+B2)(A1B 1+ (A1+B1) A 0B0)) 为进位产生函数，P=(B3+A3) (B2+A2)( A1+B1 ) (A0+B0)为进位传递函数下列关于P、G的描述中，正确的是（）（多选）A、设计P和G的目的是为了构建位数更长的并行ALUB、P和G对算术运算和逻辑运算都有意义C、P的作用是将本片ALU的最低进位输入位传递到本片ALU的最高进位输出端D、G的作用是根据参与运算的两个数据产生本片ALU的最高进位输出3.3 原码一位乘法随堂测验1、设计算机字长为8位，X = - 19，对该分别执行算术左移和逻辑左移一位后的结果分别为（）（单选）A、11011010 ，11011010B、11110010 ，11110010C、11011000 ，11011000D、11110000 ，111100002、设计算机字长为8位，X = - 19，对该分别执行算术右移和逻辑右移一位后的结果分别为（）（单选）A、11111001，11111001B、11111001，01111001C、11110110，01110110D、11110110，111101103、关于原码一位乘法的下列描述中，正确的是（）（多选）A、数据取绝对值参加运算B、符号位单独处理C、乘法执行过程中的所有移位都是算术移位D、最后的结果由部分积寄存器和乘数寄存器共同保存4、计算机字长为n位, 下列关于原码一位乘法操作过程的描述中，正确的是（) （多选）A、乘法过程中共执行n 次算术右移和n 次加法运算B、乘法过程中共执行n -1次算术右移和n-1 次加法运算C、乘法过程中，部分积加0 还是加x的绝对值，取决于此时的YnD、乘法过程中右移部分积是为了使部分积与下次的加数按位对齐3.4 补码一位乘法随堂测验1、16位补码0X 8FA0扩展为32位的结果是（) （单选）A、0X 0000 8FA0B、0X FFFF 8FA0C、0X FFFF FFA0D、0X8000 8FA02、计算机字长为n位, 下列关于补码一位乘法操作过程的描述中，正确的是（) （多选）A、乘法过程中共执行n 次加法和n-1 部分积右移B、乘法过程中共执行n -1次算术右移和n-1 次加法运算C、乘法过程中，部分积加0 、[x]补还是[-x]补，取决于此时的Yn+1 与Yn的差D、乘法过程中右移部分积的目的是为了使部分积与下次的加数对齐3、关于补码码一位乘法的下列描述中，正确的是（）（多选）A、符号位和数据位一起参加运算B、运算开始前，需要在乘数寄存器Y后面补上Yn+1且其初值为0C、乘法执行过程中的对部分积的移位是算术右移D、最后的结果由部分积寄存器和乘数寄存器共同保存3.5 乘法运算器设计随堂测验1、下图为原码一位乘法器原理图正确的是（）（单选）A、A: 部分积寄存器B:乘数寄存器C: |X| D: YnB、A: 部分积寄存器B:乘数寄存器C: |X| D: Yn+1C、A: 被乘数寄存器B:乘数寄存器C: |X| D: YnD、A: 被乘数寄存器B:乘数寄存器C: |X| D: Yn+12、下图为补码一位乘法原理图正确的是（) （单选）。
计算机组成原理第三章
C1=G0+P0C0 C2=G1+P1G0+P1P0C0 C3=G2+P2G1+P2P1G0+P2P1P0C0 C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0
四位先行进位加法器CLA
16位组间行波进位加法器
Gi*＝G4i+3+P4i+3G4i+2+P4i+3P4i+2G4i+1+P4i+3P4i+2P4i+1G4i Pi*= P4i+3P4i+2P4i+1P4i ,i=0,1,2,3 C4=G0*+P0*C0 C8=G1*+P1*G0*+P1*P0*C0 C12=G2*+P2*G1*+P2*P1*G0*+P2*P1*P0*C0 C16=G3*+P3*G2*+P3*P2*G1*+P3*P2*P1*G0*+P3*P2*P1*P0*C0
000H 3FFH 400H 7FFH
假定用若干个2K x 4位芯片组成一个8Kx8位 存储器，则0B1FH所在芯片的最小地址是() A.0000H B.0600H C.0700H D.0800H 1) 0000 0000 0000 0000 0000H 0000 0111 1111 1111 07FFH 2) 0000 1000 0000 0000 0800H 0000 1111 1111 1111 0FFFH
×××× ×××× 2 2 ×××× ×××× 22
16b
构造一个32位字的存储器: 4096Kb×32=2122102223=2422023=16MB 512K×8×4=292102322=222023=2MB
计算机组成原理——第三章系统总线
计算机组成原理——第三章系统总线3.1 总线的基本概念1. 为什么要⽤总线计算机系统五⼤部件之间的互连⽅式有两种：分散连接——各部件之间使⽤单独的连线总线连接——各部件连到⼀组公共信息传输线上早期的计算机⼤多采⽤分散连接⽅式，内部连线⼗分复杂，尤其当I/O与存储器交换信息时都需要经过运算器，使运算器停⽌运算，严重影响CPU的⼯作效率。
2. 什么是总线总线是连接各个部件的信息传输线，是各个部件共享的传输介质3. 总线上的信息传送串⾏并⾏3.2 总线的分类1. ⽚内总线芯⽚内部的总线CPU芯⽚内部寄存器之间寄存器与算逻单元ALU之间2. 系统总线计算机各部件（CPU、主存、I/O设备）之间的信息传输线按系统总线传输信息不同分为：数据总线——传输各功能部件之间的数据信息双向与机器字长、存储字长有关数据总线宽度——数据总线的位数地址总线——⽤来指出数据总线上的源数据或⽬的数据在主存单元的地址或I/O设备的地址单向（由CPU输出）与存储地址、I/O地址有关地址线位数(2n)与存储单元的个数(n)有关控制总线——⽤来发出各种控制信号的传输线出——中断请求、总线请求⼊——存储器读/写、总线允许、中断确认常见控制信号：时钟：⽤来同步各种操作复位：初始化所有部件总线请求：表⽰某部件需获得总线使⽤权总线允许：表⽰需要获得总线使⽤权的部件已获得了控制权中断请求：表⽰某部件提出中断申请中断响应：表⽰中断请求已被接收存储器写：将数据总线上的数据写⾄存储器的指定地址单元内存储器读：将指定存储单元中的数据读到数据总线上I/O读：从指定的I/O端⼝将数据读到数据总线上I/O写：将数据总线上的数据输出到指定的I/O端⼝内传输响应：表⽰数据已被接收，或已将数据送⾄数据总线上3. 通信总线⽤于计算机系统之间或计算机系统与其它系统（控制仪器、移动通信等）之间的通信通信⽅式：串⾏通信数据在单条1位宽的传输线上，⼀位⼀位地按顺序分时传送。
计算机组成原理第三章课件(白中英版PPT课件
显然总有：读周期 ≥ 读出时间
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静态 RAM (2114) 读 时序
地址有效
t RC
t A
地址失效
A
片选有效
片选失效
CS DOUT
t CO
数据有效
t OHA
t OTD
数据稳定
高阻
读读周时期间ttRtCOCOTOHD地tAA片片地址选选址地有失有失址效效效效有后效的下一次地址输数有出据效高稳维阻数定持据时稳间定
• DRAM（动态RAM：Dynamic RAM） • 以单个MOS管为基本存储单元 • 要不断进行刷新（Refresh）操作 • 集成度高、价格低、功耗小，但速度较SRAM慢
第7页/共102页
3.2.1 SRAM存储器
• 6个开关管组成一个存储元，存储一位信息 • N(=1/4/8/16/32)个存储元组成一个存储单元 • 存储器芯片的大量存储单元构成存储体 • 存储器芯片结构：
地址分配：
（A）用log2 l位表示低位地址：用来选择访问页内的l个字
（B） 用log 生片选信号。
2
（
M
／
l
）
位
表
示
高
位
地
址
：
用
来
经
片
选
译
码
器
产
第20页/共102页
存储器与CPU连接
CPU对存储器进行读/写操作，首先由地址总 线给出地址信号，然后要对存储器发出读操作 或写操作的控制信号，最后在数据总线上进行 信息交流。所以，存储器与CPU之间，要完成:
（3）优点：结构简单，速度快：适用于小容量M
计算机组成原理第三章
3.3
PC/AT（ISA）总线
1. 16位数据线 2. 24位地址线可直接寻址的内存容量为16MB 3. I/O地址空间为0100H~03FFH 4. 最高时钟频率为8MHz 5. 最大稳态传输速率为16MB/s 6. 具有中断功能、DMA通道功能 7. 不支持总线仲裁
3.3
EISA总线
随着32位的80386处理器的推出，ISA总线已 经不能满足PC技术的发展需要，于是产生了 EISA总线。EISA总线在信号定义与物理电气连 接上完全与ISA总线兼容。其特点： 1. 具有32位的数据线，支持8位、16位或32位的 数据存取，支持数据突发式传输。 2. 在8MHz时钟频率下处理32位数据，带宽提高 了一倍，达到33MB/s 3. 地址总线扩充到32位 4. 具有即插即用功能 5. 主要应用在32位微处理器组成的微型计算机系 统中。
分离式通信特点
3.5
1. 各模块有权申请占用总线 2. 采用同步方式通信，不等对方回答 3. 各模块准备数据时，不占用总线 4. 总线被占用时，无空闲 充分发挥了总线的有效占用
I/O接口1 … I/O接口n
4. 独立请求方式
总
线
控
制
BG0
部
BR0
BG1 BR1
BG-总线同意 BR-总线请求
BGn BRn
3.5
数据线 地址线
件
I/O接口0 I/O接口1 … I/O接口n
排队器
二、总线通信控制
3.5
1. 目的 解决通信双方 协调配合 问题
2. 总线传输周期
申请分配阶段 主模块申请，总线仲裁决定
寻址阶段
主模块向从模块 给出地址 和 命令
传数阶段
主模块和从模块 交换数据
计算机组成原理第3章 运算器和运算方法
第三章运算方法和运算器3.1补码的移位运算1、左移运算：各位依次左移，末位补0对于算术左移，若没有改变符号位，左移相当于乘以2。
2、右移运算：算术右移：符号位不变，各位（包括符号位）依次右移。
（相当于除以2）逻辑右移：最高位补0，其余各位依次右移例1：已知X＝0.1011 ,Y＝－0.0101 求 [0.5X]补；[0.25X]补；[-X]补；2[-X]补；[0.5Y]补；[0.25Y]补； [-Y]补；2[-Y]补[X]补＝0.1011 [Y]补＝1.1011[0.5X]补＝0.01011 [0.5Y]补＝1.11011[0.25X]补＝0.001011 [0.25Y]补＝1.111011[-X]补＝1.0101 [-Y]补＝0.01012[-X]补＝0.1010 (溢出) 2[-Y]补＝0.10103.2定点加减法运算及其实现3.2.1 补码加减法运算方法由于计算机中的进行定点数的加减运算大都是采用补码。
（1）公式：[X+Y]补＝[X]补+[Y]补[X-Y]补＝[X]补+[-Y]补（证明过程见教材P38）例1 X＝0.001010 Y＝－0.100011 求[X-Y]补，[X+Y]补解：[X]补＝0.001010 [-Y]补＝0.100011则 [X-Y]补＝[X]补+[-Y]补＝0.001010 + 0.100011＝0.101101 [X]补=0.001010 [Y]补=1.011101则 [X+Y]补＝[X]补+[Y]补＝0.001010 + 1.011101＝1.100111例2：已知X＝＋0.25，Y＝－0.625，求X＋Y； X－Y写出计算的过程.例3：已知X＝25,Y＝－9，求X＋Y； X－Y写出计算的过程.例4：已知X＝－25,Y＝－9，求X＋Y； X－Y写出计算的过程.解: （8位二进制表示）例2： X=0.0100000 Y=－0.1010000[X]补=0.0100000 [Y]补=1.0110000则 [X+Y]补＝[X]补＋[Y]补＝0.0100000 + 1.0110000＝1.1010000[X+Y]原＝－0.0110000＝（－0.375）D[X]补＝0.0100000 ，[-Y]补=0.1010000则 [X-Y]补 = [X]补＋[-Y]补 = 0.0100000＋0.1010000＝0.1110000[X+Y]原 = 0.1110000 ＝（0.875）D例3： X=＋0011001 Y=－0001001[X]补=00011001，[Y]补=11110111则 [X+Y]补 = [X]补+[Y]补= 00011001 + 11110111= 00010000[X+Y]原 =＋0010000＝（＋16）D[X]补= 00011001 ，[-Y]补= 00001001则 [X-Y]补 = [X]补+[-Y]补= 00011001 + 00001001= 00100010[X+Y]原 = ＋0100010 ＝（34）D例4： X=－0011001 Y=－0001001[X]补=11100111，[Y]补=11110111则 [X+Y]补 = [X]补+[Y]补= 11100111 + 11110111[X+Y]原 =－00100010＝（－34）D[X]补= 11100111 ，[-Y]补= 00001001则 [X-Y]补 = [X]补+[-Y]补= 11100111 + 00001001= 11110000[X+Y]原 = －0010000 ＝（－16）D3.2.2 定点加减法运算中的溢出问题溢出:运算结果大于机器所能表示的最大正数或者小于机器所能表示的最小负数.溢出只是针对带符号数的运算.比如:[X]补=0.1010,[Y]补=0.1001,那么[X]补+[Y]补=1.0011(溢出)溢出是一种错误,计算机中运算时必须能够发现这个现象,并加以处理判断溢出的方法：1、采用变形补码法[X+Y] 变补=[X] 变补+[Y] 变补[X-Y] 变补=[X] 变补+[-Y] 变补例1 X=0.1011 Y=0.0011 求[X+Y]补解： [X]变补 = 00.1011， [Y]变补 = 00.0011[X+Y]变补 = 00.1011 + 00.0011 = 00.1110所以 [X+Y]补 = 0.1110例2 X=0.1011 Y=0.1001 求[X+Y]补解: [X]变补 = 00.1011 [Y]变补 = 00.1001[X+Y]变补 = 00.1011 + 00.1001 = 01.0100运算结果的两符号位是01，不相同，发生溢出，因第一符号位是0，代表正数，所以称这种溢出为“正溢出”。
计算机组成原理第3章
*控制存储器(CM)：CPU内部存放微程序的MEM 构成—MOS型半导体、ROM
*
二、存储器的主要性能指标
容量(S)：能存储的二进制信息总量，常以字节(B)为单位
01
速度(B)：常用带宽、存取时间或存取周期表示 存取时间(TA)—指MEM从收到命令到结果输出所需时间； 存取周期(TM)—指连续访存的最小间隔时间，TM=TA+T恢复
&
&
11
*
练习1—某SRAM芯片容量为4K位，数据引脚(双向)为8根，地址引脚为多少根？若数据引脚改为32根，地址引脚为多少根？
*芯片相关参数： 存储阵列容量—
(2)SAM芯片参数与结构
数据引脚数量— 地址引脚数量—
*
*SRAM芯片结构组织： --以Intel 2114 SRAM芯片为例 参数—容量=1K×4位，数据引脚=4根(双向)，地址引脚=10根
…
…
…
存储元
存储元
…
…
…
存储元
存储元
64行×64列
……
存储元
存储元
存储元
存储元
……
13
*
3、SRAM芯片的读写时序
*读周期时序： (存储器对外部信号的时序要求)
tA
tRC
地址
CS
I/O1~4
WE
tOTD
tCO
tCX
数据出
SRAM—CS有效时开始读操作、CS无效时结束读操作
13
*
*写周期时序：
*片选与控制电路： 片选—MEM常由多个芯片组成，读/写操作常针对某个芯片
计算机组成原理-第3章_存储系统
存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片 上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址 和数据信号不能变化；为了保证CS和WE变为无效前能把数据 可靠的写入，数据必须提前一段时间在数据总线上稳定存在； 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储 元的信息被送到I/O与I/O线上， I/O与I/O线接上一个 差动读出放大器，从其电流方向，可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部，看其 有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯 片的容量。
计算机组成原理第三章(3.1,3.2,3.3,姜,15-春,版5)
图3.4(a) SRAM读周期时序图
35
• 各参数意义：
tRC ：对存储芯片进行连续两次读操作时所必须间隔 的（最小）时间；
tAQ ：从给出有效地址，至外部数据总线上稳定地出 现所读出的数据信息所经历的时间。
tEQ：地址信号有效后，从片选有效，至数据稳定地 出现外部总线上所经历的时间。
• 构成存储器的存储介质：目前主要采用半导体器 件和磁性材料。
• 存储器中最小的存储单位就是一个双稳态半导体 电路或一个CMOS晶体管或磁性材料的存储元， 它可存储一个二进制代码。由若干个存储元组成 一个存储单元，再由诸多个存储单元组成一个存 储器。
5
• 存储器的分类：
按存储介质分：
• 半导体存储器：用半导体器件组成的存储器。
• 高速缓冲存储器 （Cache）：高速小容量半导体存储器，是为解决CPU和主存之间 速度不匹配而设置的。用于存放最活跃的程序块和数据。
• 主存和Cache一起构成计算机的内存储器（内存），是CPU能直接访问的存储器。
9
总结： ① 通过计算机的多级存储管理，发挥各级存储器
的效能； ② Cache主要强调高速存取速度，以便使存储系
1. CPU对存储器的读/写操作过程：
• 通过地址总线给出地址信号； • 通过控制总线发出读操作或写操作的控制信号； • 在数据总线上进行信息交流。
因此，存储器与CPU连接时，要完成三种 总线的连接：地址线、数据线和控制线；同时， 还须使各种信号的时序与存储器的（固有）读 写周期相配合。
25
2. 主存储器的构成
字节存储单元即存放一个字节的存储单元，相应的地 址称为字节地址。一个机器字可以包含数个字节。
若计算机中可编址的最小单位是字存储单元，则称该 计算机为按字寻址的计算机。
计算机组成原理第三章
3.1 总线的基本概念 3.2 总线的分类 3.3 总线特性及性能指标
3.4 总线结构
3.5 总线控制
3.1 总线的基本概念
一、为什么要用总线
计算机的三大部件:
3.1
CPU：指令执行和数据加工 ＭＭ：存放指令和数据 I/O：输入数据和指令，输出程序的结果 计算机的所有功能都通过CPU执行保存在存储器中的一串指令来实现 的
地址总线 用来指出数据总线上的源数据或目的数据在主存单元 的地址或I/O设备的地址，是单向传输线
地址总线上的代码是用来指明CPU欲访问的存储单元或I/O端口 的地址，由CPU输出，单向传输。 如：欲从存储器读数据，则CPU需将此数据所在存储单元的地址 送到地址线。 如：欲将某数据经I/O设备输出，则CPU除了需将数据送到数据 线外，还需将此输出设备的地址送到地址线。 地址线位数与存储单元个数有关。地址线20根可对应220存储单
通信总线：计算机系统之间或计算机系统与其它系统之间传输线。 因距离远近、速度快慢等差异类别不等。
按系统总线传输信息不同，又可分为三类：
3.2
数据总线 用来传输各功能部件之间的数据信息，是双向传输线
位数与机器字长、存储字长有关，一般为8位、16位、32位 数据总线的位数又称数据总线宽度，是衡量系统性能的主要参数 如数据总线宽度8位，指令字长16位，则CPU取指需两次访问主存
3.3
总线标准-EISA EISA(ExtendedIndustrialStanderdArchitecture)总线 是一种在ISA总线基础上扩充的开放总线标准。 支持多总线主控和突发传输方式。
时钟频率为8.33MHz。共有198根信号线，在原ISA总线的98根线 的基础上扩充了100根线，与原ISA总线完全兼容。具有分立的数据线 和地址线。数据线宽度为32位，具有8位、16位、32位数据传输能力， 所以最大数据传输率为33MB/s。地址线的宽度为32位，所以寻址能力 达232。即：CPU或DMA控制器等这些主控设备能够对4G范围的主存 地址空间进行访问。
计算机组成原理(蒋本珊)第三章
计算机组成原理（蒋本珊）第三第三章1.指令长度和机器字长有什么关系？半字长指令、单字长指令、双字长指令分别表示什么意思？解：指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，也可以大于或小于机器字长。
通常，把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。
2.零地址指令的操作数来自哪里？一地址指令中，另一个操作数的地址通常可采用什么寻址方式获得？各举一例说明。
解：双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。
双操作数的一地址指令的另一个操作数通常可采用隐含寻址方式获得，即将另一操作数预先存放在累加器中。
例如，前述零地址和一地址的加法指令。
3.某机为定长指令字结构，指令长度16位；每个操作数的地址码长6位，指令分为无操作数、单操作数和双操作数三类。
若双操作数指令已有K种，无操作数指令已有L种，问单操作数指令最多可能有多少种？上述三类指令各自允许的最大指令条数是多少？取操作数抬令的最大捋令数0 —匚单操作数指停的最大指令JKzlsx?-丄（假设取操作刼指令仅1条’为无操作数插令留出1亍扩展窗仃人无操作敢捐令的最大摘令数0一旷一营a栽中屮为表示某条二地址搭令占用的嬪码数0人衷爪真张驻他计箱令占出的编码数“此时取操作数和单操作数描令各仅有1条口4.设某机为定长指令字结构，指令长度12位，每个地址码占3 位，试提出一种分配8 0条单地址指令。
朗;1条三地hk招令ooo兀芸耳T y v zzz■ « >F。
丄丄XXX \ \ \ ZZZS条二Hk刚:描令100 000 XXX Y Y V100 111 XXX Y V VISO级甲虺如;指令1O1 OOO OOO XXXIll丄丄0。
丄丄XXX5.指令格式同上题，能否构成：三地址指令4 条，单地址指令2 5 5条，零地址指令6 4 条？为什么？解匸二地址描令4条000 XXX YYY ZZZ4 « A011 XXX YYY ZZZ单地址捋令255荼100 000 000 XXX111 111 110 YYY只能再扩展岀零地址搐令S条”所以不能购成这样的描令系统“6.指令中地址码的位数与直接访问的主存容量和最小寻址单位有什么关系？66解：主存容量越大，所需的地址码位数就越长。
计算机组成原理第3章
补码加、减运算举例
【例】已知x =－0.10111，y=－0.10001，求 1/2（x＋y） 。 解： ∵[x]变补=11.01001，[y]变补=11.01111， ∴[ 1/2x]变补=11.10101，[ 1/2y]变补=11.10111；[ 1/2x] 变补是对[x]变补右移一位得到的，由于移位时丢掉了最低位1， 所以对[x]变补右移一位得到的结果（11.10100）进行修正， 即在最低位加1，便得到[ 1/2x]变补。 [ 1/2(x＋y)]变补= [ 1/2x]变补＋[ 1/2y]变补=11.10101＋ 11.10111=11.01100 溢出判断：由于结果的双符号位相同，未产生溢出，运算结果正 确
2、补码加、减运算具体实现
补码表示的数的加减运算可以采用同一个电路实现。其核 心部分是全加器（运算电路的延迟时间
则全加器的Si的时间延迟为6T(每级异或门的延迟为3T)，Ci+1的 时间延迟为5T。 则：一个n位的行波进位加法器的时间延迟ta为： ta=n×2T+9T
原码一位乘法举例
举例：假定 X=0.1101 Y=0.1011
原码一位乘法实现电路
实现原理框图：
Cj A Af CR 加法器 =1 Cn C Cn 移 位 脉 冲
&
& Bf C f Cn CT Q
启动
时钟脉冲
B
结束
2.2 2、原码两位乘法原理
两位乘数的取值可以有四种可能组合,每种组合对应于以下操作: 00 相当于0×X，部分积Pi右移2位,不进行其它运算; 01 相当于1×X，部分积Pi+ X后右称2位; 10 相当于2×X，部分积 Pi+ 2X后右移2位; 11 相当于3×X，部分积 Pi + 3X后右移2位。 上面出现了 + 1X, + 2X, + 3X 三种情况,+X 容易实现，+2X可把X左移1 位得2X,在机器内通常采用向左斜1位传送来实现。可是+3X一般不能一次完成, 如分成两次进行,又降低了计算速度。解决问题的办法是备: 以 +(4X-X) 来 代替 +3X运算,在本次运算中只执行 -X, 而 +4X 则归并到下一步执行,因为 下一步运算时，前一次的部分积已右移了两位,上一步欠下的 +4X 在本步已 变成 +X。实际线路中要用一个触发器C来记录是否欠下+4X的操作尚未执行， 若是,则1→C。因此实际操作要用Yi-1 Yi C三位的组合值来控制乘法运算操 作,运算规则如表2.12所示。
计算机组成原理第3章-计算机指令和控制器-指令部分刘
A2 A2
A2
9
A3 A3
A3
15条二地址指令
3.1.2 指令的格式
3、扩展操作码技术—— 以指令字长16位为例
OP
A1
A2
A3
12位操作码
1111 1111
：
1111
1111 1111
1111
0000
A3
0001
A3
15条一地址指令
1110
A3
16位操作码 1111
1111
1111
1111
17
3.1.2 指令的格式
3、指令字长度（P119） 指令字长=操作码的位数+(操作数地址个数)*(操作数地 址码位数) 单字长指令——指令字长度等于机器字长度的指令 半字长指令、双字长指令、三/四字长指令、可变字长 等
4、简单指令系统的具体指令格式 ① pentium机指令 ② 嵌入式系统ARM机指令 ③ 模型指令（P121例1、例2）
已被淘汰
400
788
35
基址/变址寻址
指定一个寄存器R,其存放基址/变址,R被称为基址/变址 寄存器。
EA=（R）
MOV AX, [SI]
SI,DI 都称为变址寄存器
Mov AX，[BX]
BX是基址寄存器 内存
OP X
R
300 400
R 300
400
788
36
相对寻址
相对寻址是基址寻址的一 种变通，由程序计数器 PC提供基准地址，即
存储器地址名称：物理地址←→逻辑地址 物理地址——内存中实际地址 逻辑地址——在指令中表现形式 逻辑地址＝段地址：偏移地址(8086CPU)
有效地址 EA＝(R)+A
计算机组成原理_第三章
第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。
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格式：
OP
A1
AC
执行的操作： (AC) OP (A1)
这种指令以累加寄存器AC中的数为被操作数，指令中 地址码字段所指明的数为操作数，操作结果又放回累 加寄存器AC中（隐含约定AC）。 A1可以是内存中的单元地址，也可以是运算器中的通 用寄存器。如果是内存中的单元地址，则执行一条一 地址指令至少需要访问2次主存。
第三章 指令系统
CPU的主要工作是执行指令，指令是指挥计算机执行某些 操作的命令，一台计算机所有指令的集合构成该计算机的 指令系统。指令和指令系统是计算机最基本的概念。
指令系统是计算机的主要属性，位于硬件和软件的交界面 上，它既是硬件设计的依据，又是软件设计的基础。
1
本章主要内容
指令格式 操作码的扩展、地址码的结构 常见的寻址方式 指令的类型
字长、三字长三种。其中，单字长指令的操作码字段
占4～16位不等，可遍及整个指令长度。
8
PDP-11机的指令格式
OP不一样长， 控制器设计变 得难多了。
9
指令操作码的扩展技术
变长操作码通常采用扩展操作码方法来设计。 扩展思路：让地址码字段多的指令，操作码字段短一些； 让地址码字段少的指令，操作码字段长一些。 假设，某机器指令长16位，包括一个操作码字段和三个 地址字段，其中操作码字段4位，每一个地址字段也是4 位。其格式如下：
B2
D2
7
变长编码
变长编码是一种操作码长度不固定，而指令长度固定
的设计方法。操作码分散在指令字的不同位置上。
特点：操作码字段位数不固定将增加指令译码难度， 使控制器的设计复杂化。但是，它有效地利用了指令 中的每个二进制位，压缩了操作码字段的平均长度。
例如：PDP-11（字长16位）的指令可分为单字长、两
一条指令必须有一个操作码，可能包含几个地址码。 指令涉及指令长度、操作码结构、地址码结构等问题。
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1、指令长度
指令长度是指一条指令中所包含的二进制代码的位 数，它取决于操作码字段的长度、操作数地址的个 数及长度。一般希望指令长度短一些。 指令长度与机器字长没有固定的关系。指令长度可 以等于机器字长，也可以大于或小于机器字长。
扩展窗口
1111 1110 XXXX YYYY
扩展窗口
1111 1111 1110 XXXX
…
1111 1111 1111 0000 1111 1111 1111 1111
…
1111 1111 0000 XXXX
…
1111 0000 XXXX YYYY
15条二地址指令
15条一地址指令
16条零地址指令
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3、地址码
根据一条指令中有几个操作数地址，可将该指令称为
几地址指令。
常规情况下，指令应有被操作数、操作数以及操作结 果这三个数，因而就形成了三地址指令格式。三地址 指令是早址格式基础上，后来又发展成了二地址格式、
一地址格式和零地址格式。
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三地址指令
格式：
OP
A1
A2 A3
A3
执行的操作： (A1) OP (A2)
A1为被操作数地址， A2为操作数地址， A3为结果的存放地址。
A1、A2、A3可以是内存单元地址，也可以是运算器 中的通用寄存器。如果全是内存中的单元地址，则执 行一条三地址指令至少需要访问4次主存。
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二地址指令
格式：
OP
A1 A1
指令操作码的编码可分为定长编码和变长编码。
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定长编码
定长编码方式是最简单的一种操作码编码方式，操作码 的位数和位置固定，但指令长度不固定。操作码的位数 越多，所能表示的操作种类就越多。 操作码不同，所涉及的操作数的个数也不完全相同，所 以指令的长度会随操作码的不同而变化。 特点：字段规整、译码简单。 例如，IBM370 （字长32位）就是采用这种定长操作码 格式。 IBM 370的指令可分为三种不同的长度，不论指 令的长度有多少位，其操作码字段一律都是8位。
A2
执行的操作： (A1) OP (A2)
A1为目的操作数地址，兼做存放结果的地址；A2为 源操作数地址。（A1原先的值无需保存） A1、A2 可以是内存单元地址，也可以是运算器中的 通用寄存器。如果是内存中的单元地址，则执行一条
二地址指令至少要访问4次主存。
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一地址指令
计算机中有许多寄存器 其中有一个称为累加寄 存器(AC)，存放操作数
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一、机器指令的格式
指令是控制计算机完成指定操作的命令。作为命令，首先 要告诉计算机做什么；其次，计算机处理的对象是数据， 指令还需要指明数据从哪里来、结果要到哪里去。这些问 题是构成指令的基本要素。所以一条指令由两部分构成：
OP Addr 用 二进制代码 表示
操作码（OP）：指明做什么操作 地址码（Addr）：指明操作数的地址。
在一个指令系统中，若所有指令的长度都相等，称 为定长指令字结构；若各种指令的长度随指令功能 不同而不同，称为变长指令字结构。
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2、操作码
指令系统中的每一条指令都有一个唯一确定的操作 码，指令不同，其操作码的编码也不同。
操作码字段的位数取决于计算机指令系统的规模。
通常，希望用尽可能短的操作码字段来表达全部指 令。于是，形成了操作码结构设计的不同方法。
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IBM 370机的指令格式
8 4 4 4 4 4 12
RR 型 RX 型 RS 型 SI 型 SS 型
OP
8
R1 R2 R1 X2
4 4
OP一样长，操 作码译码器设计 就简单多了。
OP
8
B2
4
D2
12
OP
8
R1 R2
8
B2
4 B1 4
D2
12
OP
8
I2
8
D1
12 4 12
OP
L1
B1
D1
15 12 11 8 7 4 3 0
OP
A1
A2
A3
如果按照定长编码方法，这个4位操作码字段最多只能设 计出16条不同的三地址指令。
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指令操作码的扩展技术
…
0000 XXXX YYYY ZZZZ 扩展窗口
1、操作码一定不能重复 2、短码不能是长码前缀
15条三地址指令
1110 XXXX YYYY ZZZZ
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零地址指令
格式：
OP
零地址指令只有操作码，而没有地址码。
例如下面的情况不需要地址码：
指令不需要操作数，例如停机指令。 操作数隐含约定在累加器AC中。
操作数隐含指定在堆栈中，例如堆栈计算机，零地址