同步十进制计数器
同步和异步十进制加法计数器的设计
同步和异步十进制加法计数器的设计全文共四篇示例，供读者参考第一篇示例：同步和异步是计算机系统中常用的两种通信机制，它们在十进制加法计数器设计中起到了至关重要的作用。
在这篇文章中，我们将深入探讨同步和异步十进制加法计数器的设计原理及应用。
让我们来了解一下十进制加法计数器的基本概念。
十进制加法计数器是一种用于执行十进制数字相加的数字电路。
它通常包含多个十进制加法器单元，每个单元用于对应一个十进制数位的运算。
在进行加法操作时，每个数位上的数字相加后，可能会产生进位，这就需要进位传递的机制来满足计数器的正确操作。
在同步十进制加法计数器中，每个十进制加法器单元都与一个时钟信号同步，所有的操作都按照时钟信号的节拍来进行。
具体来说，当一个数位的加法计算完成后，会将结果通过进位端口传递给下一个数位的加法器单元，这样就能确保每个数位的计算都是按照特定的顺序来进行的。
同步十进制加法计数器的设计较为简单，在时序控制方面有很好的可控性，但由于需要受限于时钟信号的频率，其速度受到了一定的限制。
在实际应用中，根据不同的需求可以选择同步或异步十进制加法计数器。
如果对计数器的速度要求较高，并且能够承受一定的设计复杂度，那么可以选择异步设计。
如果对计数器的稳定性和可控性要求较高，而速度不是首要考虑因素，那么同步设计可能更为适合。
无论是同步还是异步，十进制加法计数器的设计都需要考虑诸多因素，如延迟、数据传输、进位控制等。
通过合理的设计和优化，可以实现一个高性能和稳定的十进制加法计数器，在数字电路、计算机硬件等领域中有着广泛的应用。
同步和异步十进制加法计数器的设计都有其各自的优势和劣势，需要根据具体的需求来选择合适的设计方案。
通过不断的研究和实践，我们可以进一步完善十进制加法计数器的设计，为计算机系统的性能提升和应用拓展做出贡献。
希望这篇文章能够为大家提供一些启发和帮助，让我们共同探索数字电路设计的奥秘，开拓计算机科学的新境界。
第二篇示例：同步和异步计数器都是数字电路中常见的设计，用于实现特定的计数功能。
十进制计数器
方法之二：利用同步置数功能实现。
方案 1：设计数器从 Q3 Q2 Q1 Q0 = 0000 状态开始计数， 因此，取 D3 D2 D1 D0 = 0000。
① 写出 S7-1 的二进制代码 ② 写出反馈置数函数 ③ 画电路图 & 1 CP CTT Q0 Q1 Q2 Q3 CTP CT74LS160 CO CR LD D0 D1 D2 D3 1 S7-1 = S6 = 0110 LD = Q2 Q1
计数 计 数 器 状 态 顺序 Q3 Q2 Q1 Q0
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
项目设计任务书
数字时钟项目的设计任务
每个团队要设计一个可显示时、分、秒的数字时钟， 利用multisim仿真软件独立完成“硬件电路”的设计， 并通过仿真得到论证；结合电子CAD软件独立设计、 制作数字时钟PCB板，然后再在电子实训室中进行硬 件电路的装接与调试，设计出真正的计数器为止。
完成产品制作的准备工作 ——计数器的应用 任务一 简单二进制计数器应用 任务二 简单十进制计数器应用 任务三 设计制作复杂进制计数器 任务四 在虚拟实验室完成数字时钟设计与仿真
8421 码十进制加法计数器计数规律
计数顺序
0 1 2 3 4 5 6 7 8 9 10
计 Q3 0 0 0 0 0 0 0 0 1 1 0
数 器 状 Q2 Q1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 0
同步和异步十进制加法计数器的设计
同步和异步十进制加法计数器的设计1. 引言1.1 引言在计算机科学领域，同步和异步十进制加法计数器是常见的设计。
它们可用于对数字进行加法运算，是数字逻辑电路中的重要组成部分。
同步计数器和异步计数器的设计原理和工作方式有所不同，各有优劣势。
同步十进制加法计数器是一种通过时钟信号同步运行的计数器，采用同步电路设计。
它的设计目的是确保每一位数字在同一时刻进行加法运算，以保证正确性和稳定性。
同步计数器具有较高的精确度和可靠性，但需要更多的电路元件和较复杂的控制逻辑。
与之相反，异步十进制加法计数器采用异步电路设计，每一位数字都根据前一位数字的状态自主运行。
这种设计方式减少了电路复杂度和功耗，但可能会造成计算不稳定或出错的情况。
在选择计数器设计时需要根据实际需求和应用场景进行权衡。
通过对同步和异步十进制加法计数器的设计进行比较分析，可以更好地理解它们的优劣势和适用范围。
结合实际的应用案例，可以更好地理解它们在数字逻辑电路中的作用和价值。
2. 正文2.1 设计目的在设计同步和异步十进制加法计数器时，我们的主要目的是实现一个能够对十进制数字进行加法运算的电路。
具体来说，我们希望设计一个可以接受两个十进制数字作为输入，并输出它们的和的计数器。
设计的目的是为了实现数字的加法计算，并且保证计数器的正确性、稳定性和效率。
在设计过程中，我们需要考虑到各种可能的输入情况，例如进位、溢出等，并确保计数器能够正确处理这些情况。
我们也希望设计出一个简洁、高效的电路，以确保在实际应用中能够满足性能要求。
我们也需要考虑到电路的功耗和面积，以确保设计的成本和资源利用是否合理。
设计同步和异步十进制加法计数器的目的是为了实现对十进制数字的加法运算，保证计数器的正确性和性能，并在满足需求的前提下尽可能地降低成本和资源消耗。
2.2 同步十进制加法计数器的设计同步十进制加法计数器是一种利用时钟脉冲同步输入和输出的数字电路，用于实现十进制加法运算。
十进制计数器
未知驱动探索，专注成就专业
十进制计数器
十进制计数器是一种用于记录和显示十进制数值的计数器。
它通常由数个数字显示模块组成，每个数字显示模块都可
以显示0到9的数字。
当计数器接收到一个触发信号时，它会将记录的数字加1。
当数字达到9时，它会自动进位，并将下一个数字加1。
例如，当计数器记录的数字为999时，接收到触发信号后，
会将数字变为1000。
十进制计数器广泛应用于各种计数场景，如电子表计、计
时器等。
它可以方便地记录和显示人类习惯使用的十进制
数值，使得计数操作更加直观和易于理解。
1。
十进制同步加法计数器
计数脉冲CP序号
0 1 2 3 4 5 6 7 8
电子产品生产电工艺子与线管路理分---学析习与情实境九践-9
计数器状态
Q2 Q1 Q0
000 001 010 011 100 101 110 111 000
电子产品生产电工艺子与线管路理分---学析习与情实境九践-9
当F3状态为0时，F1的输入取决于Q0，这样由F0～F2构 成一同步3位二进制加法计数器。
假设计数器从Q3Q2Q1Q0=0000开始计数，经过7个计
数脉冲后，计数器的状态从0000计到0111。这时，
J3=Q0Q1Q2 =1，K3=Q0=1，为F3由0态变为1态准备了
4 BI / RBO 74LS48
3 LT RBI
GND A3
A2
A1
VCC 16 A0
5 8 62 1 7
4 BI / RBO 74LS48
3 LT RBI
GND A3
A2
A1
VCC 16 A0
5 8 62 1 7
4 BI / RBO 74LS48
3 LT RBI
GND A3
A2
A1
VCC 16 A0
13 12 11 10 9 15 14
13 12 11 10 9 15 14
13 12 11 10 9 15 14
+5V Ya Yb Yc Yd Ye Yf Yg
+5V Ya Yb Yc Yd Ye Yf Yg
+5V Ya Yb Yc Yd Ye Yf Yg
+5V Ya Yb Yc Yd Ye Yf Yg
74ls160芯片同步十进制计数器(直接清零
74LS160 芯片同步十进制计数器〔直接清零〕·用于快速计数的内部超前进位·用于n 位级联的进位输出·同步可编程序·有置数控制线·二极管箝位输入·直接清零·同步计数本电路是由4 个主从触发器和用作除2计数器及计数周期长度为除5的3位2进制计数器所用的附加选通所组成。
有选通的零复位和置9输入。
为了利用本计数器的最大计数长度〔十进制〕，可将B输入同QA 输出连接，输入计数脉冲可加到输入A上，此时输出就如相应的功能表上所要求的那样。
LS90可以获得对称的十分频计数，方法是将QD 输出接到A输入端，并把输入计数脉冲加到B输入端，在QA输出端处产生对称的十分频方波。
74160引脚图交流波形图：图1 时钟到输出延迟计数图2 主复位输出延迟，主复位时钟频率，脉冲宽度脉冲宽度，和主复位恢复时间状态图VHDL十进制计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity count10 isport (clk:in std_logic;f:buffer integer range 0 to 15;cout:out std_logic);end;architecture aa of count10 isbeginprocess(clk)beginif falling_edge(clk) thenif f=9 thenf<=0;cout<='1';elsef<=f+1;end if;elsenull;end if;end process;end;十进制计数器VHDLlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--**************实体*****************entity shijinzhi isport(clk: in std_logic;reset: in std_logic;s : out std_logic_vector(5 downto 0);out1: out std_logic_vector(7 downto 0));end shijinzhi;--*****************结构体***********************architecture one of shijinzhi issignal clk_500 : std_logic;--扫描时钟signal clk_1 : std_logic;--1s时钟begin--*************500Hz分频程序********************process(clk)variable cnt1 : integer range 0 to 200;variable cnt2 : integer range 0 to 250;beginif clk'event and clk='1' thenif cnt1=200 thencnt1:=0;if cnt2=250 thencnt2:=0;clk_500<=not clk_500;elsecnt2:=cnt2+1;end if;elsecnt1:=cnt1+1;end if;end if;end process;--***********1Hz分频程序和扫描信号产生********************process(clk_500)variable cnt3 : integer range 0 to 250;beginif clk_500'event and clk_500='1' thenif cnt3=250 thencnt3:=0;clk_1<=not clk_1;elsecnt3:=cnt3+1;end if;end if;end process;--****************************************process(clk_1,reset)variable count1:integer range 0 to 9;beginif reset='0' then count1:=0;elsif clk_1'event and clk_1='1' thenif count1=9 thencount1:=0;elsecount1:=count1+1;end if;end if;if clk_500='1' thencase count1 isWHEN 0 =>s<="111110";out1<="10111111";WHEN 1 =>s<="111110";out1<="10000110";WHEN 2 =>s<="111110";out1<="11011011";WHEN 3 =>s<="111110";out1<="11001111";WHEN 4 =>s<="111110";out1<="11100110";WHEN 5 =>s<="111110";out1<="11101101";WHEN 6 =>s<="111110";out1<="11111101";WHEN 7 =>s<="111110";out1<="10000111";WHEN 8 =>s<="111110";out1<="11111111";WHEN 9 =>s<="111110";out1<="11101111";when others=>out1<="00000000";end case;end if;end process;end one;。
电子实验报告用d触发器做十进制计数器
1.实验内容用D触发器设计一个同步十进制计数器2.实验器材编号器材型号个数1 二输入与门74LS08 12 三输入与门74LS11 13 二输入或非门74LS02 14 三输入或非门74LS10 15 D触发器74LS74 26 导线若干7 LED灯 48 电阻(200Ω) 13.实验原理计数器实际上是对时钟脉冲进行计数，每来一个脉冲，计数器状态改变一次。
8421 BCD码十进制加计数器在每个时钟脉冲作用下，触发器输出编码值加1，编码顺序与8421 BCD码一样，每个时钟脉冲完成一个计数周期。
由于电路的状态数、状态转换关系及状态编码都是明确的，因此设计过程较简单。
4.实验过程1）列出状态表十进制计数器共有十个状态，需要4个D触发器构成，其状态表1-1所示。
表1-18421 BCD码同步十进制加计数器的状态表计数脉冲CP的顺序状态状态（激励信号）Q3 Q2 Q1 Q0 Q3（D3）Q2（D2）Q1（D1）Q3（0D0）0 1 2 3 4 5 6 7 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 10 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 08 9 0 0 0 01 0 0 110 0 10 0 0 0（2）确定激励方程组按表1-1可画出触发器激励信号的卡诺图，如图1-1所示。
4个触发器组合16个状态（0000 ~ 1111）,其中有6个转台（1010 ~ 1111）在8421 BCD码十进制计数器中是无效状态，在图1-1所示的卡诺图中以无关项×表示。
于是，得到激励方程组：图1-1 卡诺图（3）画出逻辑图，并且检查自启动能力检查激励方程组可画出逻辑图，如图1-2所示。
图中，各触发器的直接置0端为之地电平有效，如果系统没有复位信号，电路的RESET输入端应保持为高电平计数器能够正常工作。
十进制同步加法计数器
性能测试
测试环境
为保证测试结果的准确性和可靠 性，需要搭建一个标准的测试环 境，包括适当的电源、时钟源、
输入信号和输出负载等。
测试方法
按照规定的测试方法，对计数器的 各项性能指标进行测试，如计数范 围、计数速度、功耗和集成度等。
测试数据记录
详细记录测试过程中的各项数据， 如输入信号的频率、电源电压、输 出信号的状态等。
THANK YOU
感谢各位观看
发。
十进制同步加法计数器是一种同步计数 器，它可以在时钟信号的控制下进行加
法运算，并输出十进制数的计数值。
Hale Waihona Puke 02十进制同步加法计数器的工作原理
同步计数器的概念
同步计数器
一种数字逻辑电路，能够按照给 定的时钟信号进行计数操作。
工作原理
在每个时钟周期内，同步计数器 对输入的时钟信号进行检测，并 根据时钟信号的变化进行计数操 作。
05
十进制同步加法计数器的性能分析
性能指标
计数范围
计数速度
计数器的最大计数值和最小计数值，即其 能计数的十进制数的范围。
计数器完成一次计数操作所需的时间，通 常以纳秒或微秒为单位。
功耗
集成度
计数器在工作过程中消耗的电能，通常以 毫瓦或瓦为单位。
计数器内部电路的规模和复杂度，通常以 门电路的数量来表示。
进位输出
当计数器达到9态时，会产生一个 进位输出信号，表示需要将这个 进位值加到更高位的计数器中。
回零操作
在每个时钟周期结束时，计数 器会自动回零，即回到0态，准
备进行下一次计数操作。
03
十进制同步加法计数器的设计
设计步骤
确定计数器的进制
同步十进制计数器-优质课件
CT74LS160 CT74LS162
CO
CP CR LD D0 D1 D2 D3
CTT CTP
CT74LS161 CT74LS163
CO
CP CR LD D0 D1 D2 D3
CR LD
CR LD
◆ 逻辑符号形式一样。 ◆ 输入端用法一样。 ◆ “160(162)”输出 1 组 8421BCD 码；
2
0010
0
3
0011
0
4
0100
0
5
0101
0
6
0110
0LD = Q3 Q0或CO
7
0111
0
8
1000
0
9
1001
1
10 0 0 0 0
0
方案 2：用 “160” 的后七个状态 0011 ~ 1001实现七进制计数。 取 D3 D2 D1 D0 = 0011 ，LD = CO
1 CTT Q0 Q1 Q2 Q3
CTP CT74LS160 CO CP
CR LD D0 D1 D2 D3 1
1
1100
二、利用计数器的级联构成大容量 N 进制计数器
反馈置 0 法和反馈置数只能实现模 N 小于集成计 数器模 M 的 N 进制计数器；将模 M1、M2、…、Mm 的 计数器串接起来 (称为计数器的级联) ，可获得模 N小 于 M1 ·M2 ·… ·Mm 的大容量 N 进制计数器。
该电路构成 100 进制异步加法计数器。
[例 3] 两片CT74LS290 构成二十三进制计数器。 &1
Q0 Q1 Q2 Q3
Q0' Q1' Q2' Q3'
集成十进制同步计数器
S N 1 S59 ( 111011 ) 用 SN–1 产生同步置数信号： 先用两片74161构成 256 进制计数器
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
Q0 Q1 Q2 Q3 CTP CO CTT 74161 LD (1) CR CP D0 D1 D2 D3来自&1 CP
CO0 Q0 Q1 Q2 Q3 CTP CO 74161 CT 1 LD (0) TCP CR 1 D0 D1 D2 D3
S9A S9B R0B R0A
CP1
74290
CP0 S9A S9B R0B R0A
个位芯片应逢十进一 个位
十位
2) 用归零法或置数法获得大容量的 N 进制计数器 [例] 试分别用 74161 和 74162 接成六十进制计数器。
用 SN 产生异步清零信号： S N S60 ( 111100 )
集成十进制同步计数器
1. 集成十进制同步加法计数器 74160、74162
VCC CO Q0 Q1 Q2 Q3 CTT LD
16 15 14 13 12 11 10 9
同步计数功能：
74160(2)
1 2 3 4 5 6 7 8
CR CP D0 D1 D2 D3 CTP 地
异步清零功能： CR 0 (74162 同步清零) 同步置数功能： CR 1 LD 0 CP
CR Q3Q1Q0
或 LD Q3Q1Q0
3. 连线图
1 CTP
CTT CP
74163
D0 D1 D2 D3
CO LD
&
CR 同步置零
同步清零
提高归零可靠性和计数容量的扩展
(一) 归零法存在的问题和解决办法
带有异步复位、同步计数使能和可预置型十进制计数器的verilog设计实验
带有异步复位、同步计数使能和可预置型十进制计数器的verilog设计实验一、实验题目：带有异步复位、同步计数使能和可预置型十进制计数器的verilog设计。
二、实验目的：讨论学习经典数字计数器的Verilog描述方法和相关语法。
三、实验程序：module CNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);input CLK,RST,EN,LOAD;input [3:0] DATA;output [3:0] DOUT;output COUT;reg [3:0] Q1;reg COUT;assign DOUT=Q1;always @(posedge CLK or negedge RST)beginif(!RST) Q1<=0;else if(EN)beginif(!LOAD) Q1<=DATA;else if(Q1<9) Q1<=Q1+1;else Q1<=4'b0000;endendalways @(Q1)if(Q1==4'h9) COUT=1'b1;else COUT=1'b0;endmodule四、实验仿真结果：五、仿真结果分析：（1）RST在任意时刻有效时，如CLK非上升沿时，计数也能清0。
（2）当EN=1，且在时钟CLK的上升沿时间范围LOAD=0时，4位输入数据DATA=0100被加载，在LOAD=1后作为计数器的计数初值，如图所示计数从0000加载到0100的时序。
计数到9时，COUT输出进位1。
（3）当EN=，LOAD=1，RST=1时，计数正常进行，在计数数据等于9时进位输出高电平。
另外，凡当计数从7计到8时有一毛刺信号，这是因为7到8的逻辑变化最大，每一位都发生了改变，导致各位信号传输路径不一致性增大。
六、硬件下载设置及测试过程：根据板子给定的引脚锁定图，选定相应的硬件把程序中的输入输出端和板子的相应引脚给锁定，编译并下载程序，定好DATA，选择合适的CLK，手动改变EN和LOAD的值，观察实验现象看是否符合程序的结果。
同步十进制加法计数器
4位二进制同步减法计数器 实现二进制减法计算，即每 输入一个脉冲计数器状态减 一
5
6 7 8 9 10 11 12 13
1
1 1 1 0 0 0 0 0
0
0 0 0 1 1 1 1 0
1
1 0 0 1 1 0 0 1
1
0 1 0 1 0 1 0 1
11
10 9 8 7 6 5 4 3
14
15 16
0
1-4十进制计数器-同步十进制加法计数器
计数脉冲 序号 现 态 次 态 进位输出 CO
0
1 2
0
0 0
0
0 0
0
0 1
0
1 0
0
0 0
0
0 0
0
1 1
1
0 1
0
0 0
3
4 5
0
0 0
0
1 1
1
0 0
1
0 1
0
0 0
1
1 1
0
0 1
0
1 0
0
0 0
6
7 800 1Fra bibliotek11 0
1
1 0
0
1 0
0
1 1
1
0 0
数字电子技术应用 项目5 六十进制计数器的制作
昆明冶金高等专科学校-精品课程-数字电子技术
项目5 六十进制计数器的设计 项目目标
◇ 掌握常见计数器的工作原理及分析方法。 ◇ 会对简单时序逻辑电路进行分析和设计。
◇ 掌握集成计数器引脚排列、功能及使用方法。
◇ 熟悉用现有集成计数器实现任意进制计数器的方法。 ◇ 了解寄存器移位寄存器的逻辑功能及常见集成芯片。
十进制计数器原理
十进制计数器原理
十进制计数器是一种电子计数设备，可以用于在十进制数系统中进行计数操作。
它由一组二进制计数器组成，可以将一个数字从0到9依次循环计数，每当计数器递增到9时，它会重置为0，并将下一位的计数器递增。
这个过程一直持续，直到所有计数器都达到了9，然后重置为0，从头开始计数。
十进制计数器的原理基于二进制计数器的原理，其运用了二进制计数器来实现十进制计数的功能。
二进制计数器是一种基本逻辑电路，由触发器和组合逻辑门组成。
在二进制计数器中，每个触发器的输出状态依赖于前一个触发器的状态和一个时钟信号。
当时钟信号到达时，所有触发器的状态会被更新。
十进制计数器中，每个二进制计数器位对应一个十进制数位。
例如，一个四位的十进制计数器由四个二进制计数器位组成，分别对应千位、百位、十位和个位。
当计数器达到9时，只有个位计数器重置为0，而其余计数器位添加1，从而实现了十进制计数器的功能。
总结来说，十进制计数器的原理是将二进制计数器的逻辑原理应用于十进制数系统中，通过组合逻辑门和触发器来实现十进制计数。
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同步与异 步十进制计数 器的功能和工 作波形相同， 但时钟控制方 式及电路构成 不同。 计数顺序 0 1 2 3 4 5 6 7 8 9 10 计
Q3 0 0 0 0 0 0 0 0 1 1 0
数 器 状 Q2 Q1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 0
本节小结：
计数器是一种应用十分广泛的时序电路，除 用于计数、分频外，还广泛用于数字测量、运算 和控制，从小型数字仪表，到大型数字电子计算 机，几乎无所不在，是任何现代数字系统中不可 缺少的组成部分。 计数器可利用触发器和门电路构成。但在实 际工作中，主要是利用集成计数器来构成。在用 集成计数器构成N进制计数器时，需要利用清零 端或置数控制端，让电路跳过某些状态来获得N 进制计数器。
Q0高 Q1高 Q2高 Q3高 CTT CT74LS161 CO CTP (高位) CR LD D0 D1 D2 D3 1 1 × ×××
1
1
1 × ×××
讨论
将上图中的“161”换成“160”，则构成几进制计数器？
讨论总结
(1)两个十进制计数器级联构成 100 进制计数器。从高位 Q3 Q2 Q1 Q0 读出的是十位数，而从低位 Q3 Q2 Q1 Q0 读出 的是个位数。 (2)两个 4 位二进制计数器级联则构成 8 位二进制计数器， 即 256 进制计数器。从高位 Q3 Q2 Q1 Q0 读出的是高 4 位 二进制数，而从低位 Q3 Q2 Q1 Q0 读出的是低 4 位二进制
方案 2： 用 “160” 的后七个状态 0011 ~ 1001 实现七进制计数。 计数顺序 0 1 2 3 4 5 6 7 8 9 10 计 数 器 状 态 进位输出 Q3 Q2 Q1 Q0 CO 0 0 0 0 0 D3D2D1D0=0011 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 LD = Q3 Q0或CO 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 0
[例 4] 两片CT74LS161 构成 8 位二进制(256 进制)同步计数器。
Q0低 Q1低 Q2低 Q3低
CTT CT74LS161 CO CTP (低位) CP 计数输入 CRLD D0 D1 D2 D3 1 1 1 × ×××
Q0高 Q1高 Q2高 Q3高 CTT CT74LS161 CO CTP (高位) CR LD D0 D1 D2 D3 1 1 × ×××
&
1 1
74LS162 — 同步清零，同步置数。 先用两片74LS162构成 1010 进制计数器， 再用归零法将M = 100改为N = 60进制计数器， 即用SN–1产生同步清零、置数信号。
S N 1 S59 （0101 1001） BCD
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
方法之二：利用同步置数功能实现。 方案 1：设计数器从 Q3 Q2 Q1 Q0 = 0000 状态开始计数， 因此，取 D3 D2 D1 D0 = 0000。 ① 写出 S7-1 的二进制代码 ② 写出反馈置数函数 ③ 画电路图 & 1 CP CTT Q0 Q1 Q2 Q3 CTP CT74LS160 CO CR LD D0 D1 D2 D3 1 S7-1 = S6 = 0110 LD = Q2 Q1
十进制计数器 74LS160(162)与二进制计数器 74LS161(163) 比较 Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3
CP
CTT CTP CT74LS160 CO CT74LS162 CR LD D0 D1 D2 D3 CR LD
◆ ◆
CP
CTT CTP CT74LS161 CO CT74LS163 CR LD D0 D1 D2 D3
态 Q0 0 1 0 1 0 1 0 1 0 1 0
1. 集成同步十进制计数器 CT74LS160 和 CT74LS162
Q0 Q1 Q2 Q3
CTT CTP CT74LS160 CO CT74LS162 CRLD D0 D1 D2 D3 CP CR LD 正如“161”与“163”一样，“160”与“162”的 差别是：“ 160”为异步置 0，“ 162”为同步置 0 ； “160”与“162”的管脚以及其他功能完全相同。
Q0 Q1 Q2 Q3 CTP CO CTT 74162 LD (1) CR CP D0 D1 D2 D3
&
1 CP
CO0 Q0 Q1 Q2 Q3 CTP CO 74162 CTT 1 LD (0) CR CP 1 D0 D1 D2 D 3
1 1 1
集成十进制同步加/减计数器 CT74LS192(190) Q0 Q1 Q2 Q3 CR CPD CPU
3. 集成十进制计数器应用举例 [例1] 试用 CT74LS160 构成七进制计数器。 解： 方法之一：利用异步置 0 功能实现。 ① 写出 SN 的二进制代码 ② 写出反馈置数函数 ③ 画电路图 1 CP CTT Q0 Q1 Q2 Q3 CTP CT74LS160 CO CR LD D0 D1 D2 D3 1 × ×× × S7 = 0111 CR = Q2 Q1 Q0 &
CT74LS161(163)的计数态序表 计数 计 数 器 状 态 顺序 Q3 Q2 Q1 Q0
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
数。 (3)[例 2] 为异步 100 进制计数器，而上图中将“161”
换成“160”后则构成同步 100 进制计数器。
[例5] 试分别用 74LS161 和 74LS162 接成六十进制计数 器。 解：（1）先用两片74LS161构成 256 进制计数器 用 SN 产生异步清零信号： S N S60 ( 111100 )
在应用反馈法实现 N 进制计数器时，我们只利用了
模 M 计数器的N 个计数状态，这些状态被称为有效状态，
而没有利用的那(M – N )个状态则被称为无效状态。 当时序逻辑电路由于某种原因进入了无效状态，若 继续输入计数脉冲 CP 后电路能自动进入有效状态，则 称该电路能自启动，否则称不能自启动。
例如： 利用 CT74LS160 的计数状态 0000 ~ 0111 构成
பைடு நூலகம்
方案 2：用 “160” 的后七个状态 0011 ~ 1001实现七进制计数。 取 D3 D2 D1 D0 = 0011 ，LD = CO
1 CP
CTT Q0 Q1 Q2 Q3 CTP CT74LS160 CO
CR LD D0 D1 D2 D3
1 1 1 0 0
1
二、利用计数器的级联构成大容量 N 进制计数器
反馈置 0 法和反馈置数只能实现模 N 小于集成计
数器模 M 的 N 进制计数器；将模 M1、M2、…、Mm 的 计数器串接起来 (称为计数器的级联) ，可获得模 N小 于 M1 ·M2 ·… ·Mm 的大容量 N 进制计数器。
[例 2] 由两片 CT74LS290 级联组成 100 进制异步加法计数器。
CR LD
逻辑符号形式一样。 输入端用法一样。
◆
“160(162)”输出 1 组 8421BCD 码；
“161(163)”输出 4 位二进制数。
CT74LS160(162) 的计数态序表 计数 计 数 器 状 态 顺序 Q3 Q2 Q1 Q0
0 1 2 3 4 5 6 7 8 9 10 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 1 0 1 0
在低位片计至 “15” 之前，CO低 = 0，禁止高位片计数； 当计至“15”时，CO低 = 1，允许高位片计数，这样， 第 16 个脉冲来时，低位片返回 “0”，而高位片计数一次。 每逢 16 的整数倍个脉冲来时，低位片均返回“0”，而 高位片计数一次。因此，实现了 8 位二进制加法计数。
Q0低 Q1低 Q2低 Q3低 CTT CT74LS161 CO CTP (低位) CP 计数输入 CRLD D0 D1 D2 D3
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3 计数输出
CT74LS290 CT74LS290 CP1 CP1 (个位) (十位) 计数输入 CP0 R0AR0B S9A S9B CP0 R0AR0B S9A S9B
两片 “290” 接成 十进制加法计数器后级联， 计数脉冲从个位片 CP0 端输入。 该电路构成 100 进制异步加法计数器。
S N 1 S59 ( 111011 ) 用 SN–1 产生同步置数信号：
1 CP
CO0 Q0 Q1 Q2 Q3 CTP CO 74161 CT 1 LD (0) CR TCP 1 D0 D 1 D2 D3
Q0 Q1 Q2 Q3
Q4 Q5 Q6 Q7
Q0 Q1 Q2 Q3 CTP CO CTT 74161 LD (1) CR CP D0 D1 D2 D3
[例 3]
两片CT74LS290 构成二十三进制计数器。 & Q0 Q1 Q2 Q3 Q0' Q1' Q2' Q3' CP1 CP0
CT74LS290 (十)
1
CP0 计数输入
CP1
CT74LS290 (个)
R0A R0B S9A S9B
R0A R0B S9A S9B