计算机组成原理三章图文稿
计算机组成原理第三章课件
A、电路图： 由两个MOS反相器交叉耦合而成的双稳态触发器。
字线
V
位/读出线 BS0 读/写“0” T2 T0 T1 A T4 T5 B T3 位/读出线 BS1 读/写“1”
6管MOS存储电路
静态MOS存储器
基本存储元—6管静态MOS存储元 B、存储元的工作原理
字线
①写操作。在字线上加一个正电压的字脉 冲，使 T2 、 T3 管导通。若要写“ 0”， 位/读出线 无论该位存储元电路原存何种状态， BS0 只需使写“ 0”的位线 BS0 电压降为地 电位（加负电压的位脉冲），经导通 读/写“0” T2 的Ｔ2 管，迫使节点Ａ的电位等于地电 位，就能使Ｔ1 管截止而Ｔ0 管导通。 写入1，只需使写1的位线BS1 降为地电 位，经导通的 T3 管传给节点Ｂ，迫使 T0 管截止而T1 管导通。 写入过程是字线上的字脉冲和位线上 的位脉冲相重合的操作过程。
静态MOS存储器
用静态MOS存储片组成RAM
字位同时扩展法： 一个存储器的容量假定为 M×N位，若使用l×k位的芯片（l＜M,k＜N）需 要在字向和位向同时进行扩展。此时共需要（M ／l）×（N ／k）个存 储器芯片。 其中， M ／ l 表示把 M×N 的空间分成（ M ／ l ）个部分（称为页或区）， 每页（N／k）个芯片。 地址分配： （A）用log2 l位表示低位地址：用来选择访问页内的l个字 （B ） 用log2 （M／l）位表示高位地址：用来经片选译码器产生片 选信号。
• 片选有效，才可以对芯片进行读/写操作 • 无效时，数据引脚呈现高阻状态，并可降低功耗
读控制（OE*）
• 芯片被选中有效，数据输出到数据引脚 • 对应存储器读MEMR*
计算机组成原理 第三章
1TB=230B
• 存取时间（存储的时间。
• 存储周期：是指连续启动两次读操作所需要间隔的最 小时间。 • 存储器的带宽（数据传输速率）：是单位时间里存储 器所存取的信息量。通常以位/秒或字节/秒来表示。
3.2 SRAM存储器
通常使用的半导体存储器分为随机存取存储器 （Random Access Memory，RAM）和只读存储器 （Read-Only Memory，ROM）。它们各自又有许多 不同的类型。
相连。
A15 A14
2:4 译码器
CPU
A0 A13
11 10 01 00 CE 16K×8
CE … 16K×8 WE
CE 16K×8
WE
CE 16K×8
WE
WE
WE
D0~D7 16K×8字扩展法组成64K×8 RAM
• 字位同时扩展：既增加存储单元的数量，也加长
各单元的位数
• 实际的存储器 往往 需要对字和位同时扩展，如
I/O1 ….. I/O4
WE 2114 CS A0 …. A9
CPU
A0 A9
WE 2114 CS A0 …. A9
A10 A11
wE
2:4 译 码 器
用16K×8位的芯片采用字扩展法组成64K×8位 的存储器连接图。 图中4个芯片的数据端与数据总线D0—D7相连， 地址总线低位地址A0—A13与各芯片的14位地址端相 连，而两位高位地址A14 ，A15 经译码器和4个片选端
CPU
A0
A0 A1 A2 A3 A4 A5 A6 A7 A 8 A9
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
A9 CS
假定使用8K×1的RAM存储器芯片，那么组成 8K×8位的存储器，每一片RAM是8192×1，故其地址
计算机组成原理第3章课件
数据传输速率 技术指标
位/秒，字节/秒
3.2 SRAM存储器
目前广泛使用的内存是半导体存储器。 优点：存取速度快，存储体积小，可靠性高，价格低； 缺点：断电后不能保存信息。 根据存储原理不同，可分为静态读写存储器（SRAM）和动态读写
存储器（DRAM）。 SRAM存取速度快，但容量不如DRAM大。
读与写 的互锁
逻辑
play
3.2.3 存储器的读写周期
计算机组成原理
10
3.2.3 存储器的读写周期
计算机组成原理
play
11
【例】 下图是SRAM的写入时序图。其中R/W是读/写命令控 制线，当R/W线为低电平时,存储器按给定地址把数据线上的数 据写入存储器。请指出下图写入时序中的错误，并画出正确的 写入时序图。
计算机组成原理
0
1
2
3
play 27
字存储容量扩展
字存储容量扩展的连接方式：
各芯片使用相同的数据线、控制线。
CPU地址位数 > 芯片的地址输入位数
•取一部分CPU地址，送各芯片的地址线； •另一部分CPU地址（高位地址），经译码器产生一
组片选信号，各芯片的片选端选用其中一个片选 信号。
地址 数据 CS R/W
play
3.3 DRAM存储器
3.3.1 DRAM存储位元的记忆原理 3.3.2 DRAM芯片的逻辑结构 3.3.3 读/写周期、刷新周期 3.3.4 存储器容量的扩充 3.3.5 高级的DRAM结构 3.3.6 DRAM主存读/写的正确性校验
计算机组成原理
内存条有30脚、72脚、100脚、144脚、168脚、184脚、240 脚等多种形式。
计算机组成原理课件 3
➢ 总线带宽实际上即是在总线上每秒能传输的最大 字节量。
3.3.2
时钟同步／异步
➢ 总线上的数据与时钟同步工作的总 线称同步总线
➢ 与时钟不同步工作的总线称异步总 线。
3.3.2
总线复用
➢ 总线复用指两种不同性质且不同时出现的信号 分时使用同一组总线，称为总线的“多路分时 复用”。
带宽 15 MBps 33 MBps
66 MHz（CPU）
266MBps
33 MHz（独立） 64 MHz（独立）
66.7 MHz（独立） 133 MHz（独立）
133 MBps 266 MBps 266 MBps 533 MBps
数据终端设备（计算机）和数据通信设备 （调制解调器）之间的标准接口
普通无屏蔽双绞线 带屏蔽双绞线 最高
➢ PCI总线相当于CPU与外设间的一个中间层。
➢ PCI控制器有多级缓冲,可把数据快速写入其中， 写入过程中,CPU可以执行其他操作,可以并行工 作。
3.3.3 PCI(Peripheral Component Interconnect)
➢ PCI总线支持两种电压标准：5V与3.3V。 ➢ PCI为用户提供了真正的即插即用功能。 ➢ 可扩充性好,可以采用多层结构提高驱动能力 ➢ 还配有延时器,规定使用PCI总线的最长时间周
3.3.3
3.3.3
RS232C总线
➢ RS232C总线是一种串行的外总线标准，在应 用系统中应用十分广泛。
➢ 它规定了数据终端设备（DTE）和数据通信设 备（DCE）或调制解调器之间的接口。
➢ RS232C总线特性包括：可实现双工通信、可 使用适应不同传输速率的外设、传输距离远、 抗干扰能力强。
计算机组成原理课件第3章
主存储器
辅助存储器
5. 按在计算机系统中的作用分
5
高速缓冲存储器
控制存储器
3.1.2 存储器的分级结构
为了解决对存储器要求容量大，速度快，成本低三者之间的矛 盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、 主存储器和外存储器。
6
表3.1
名
存储器的用途和特点
称 简称 用 途 特 点 存储介质
21
3.2.2 DRAM存储元
22
23
3. DRAM芯片的逻辑结构
24
3. DRAM芯片的逻辑结构
25
读/写周期、刷新周期
1、读/写周期 读周期、写周期的定义是从行选通信号 RAS下降沿开始，到下一个RAS信号的下降沿为止 的时间，也就是连续两个读周期的时间间隔。通常 为控制方便，读周期和写周期时间相等。
14
2) 字扩展法：
目的:用多个芯片扩大存储单元数，每个存储单元的位数已满足使 用要求，单元数为各芯片的单元数之和。 例：用16K×8的RAM存储器芯片,组成64K×8位的存储器
连接方法：
CPU的数据线 D0~D7 共8根 分别接到每一个芯片
CPU的地址线 A0~A13 共14根 分别接到每一个芯片 CPU的地址线A14A15经2:4译码器产生4根片选信号线分别接 到4个芯片的CE（或CS)
EPROM
电子通过绝缘层注入硅栅，在 高压电源去除后硅栅中的电子 被绝缘层包围而无法泄漏，硅 栅变负，形成导电沟，从而使 EPROM存储元导通，输出为 “0”。 芯片封装于石英玻璃窗口 内，当用紫外线照射该窗口时， 浮空栅中的电子会形成光电流 泄漏，从而使EPROM管恢复 初态。
43
EPROM内部结构＿＿以2716为例
计算机组成原理第三章课件(白中英版PPT课件
显然总有：读周期 ≥ 读出时间
第26页/共102页
静态 RAM (2114) 读 时序
地址有效
t RC
t A
地址失效
A
片选有效
片选失效
CS DOUT
t CO
数据有效
t OHA
t OTD
数据稳定
高阻
读读周时期间ttRtCOCOTOHD地tAA片片地址选选址地有失有失址效效效效有后效的下一次地址输数有出据效高稳维阻数定持据时稳间定
• DRAM（动态RAM：Dynamic RAM） • 以单个MOS管为基本存储单元 • 要不断进行刷新（Refresh）操作 • 集成度高、价格低、功耗小，但速度较SRAM慢
第7页/共102页
3.2.1 SRAM存储器
• 6个开关管组成一个存储元，存储一位信息 • N(=1/4/8/16/32)个存储元组成一个存储单元 • 存储器芯片的大量存储单元构成存储体 • 存储器芯片结构：
地址分配：
（A）用log2 l位表示低位地址：用来选择访问页内的l个字
（B） 用log 生片选信号。
2
（
M
／
l
）
位
表
示
高
位
地
址
：
用
来
经
片
选
译
码
器
产
第20页/共102页
存储器与CPU连接
CPU对存储器进行读/写操作，首先由地址总 线给出地址信号，然后要对存储器发出读操作 或写操作的控制信号，最后在数据总线上进行 信息交流。所以，存储器与CPU之间，要完成:
（3）优点：结构简单，速度快：适用于小容量M
计算机组成原理第三章
3.3
PC/AT（ISA）总线
1. 16位数据线 2. 24位地址线可直接寻址的内存容量为16MB 3. I/O地址空间为0100H~03FFH 4. 最高时钟频率为8MHz 5. 最大稳态传输速率为16MB/s 6. 具有中断功能、DMA通道功能 7. 不支持总线仲裁
3.3
EISA总线
随着32位的80386处理器的推出，ISA总线已 经不能满足PC技术的发展需要，于是产生了 EISA总线。EISA总线在信号定义与物理电气连 接上完全与ISA总线兼容。其特点： 1. 具有32位的数据线，支持8位、16位或32位的 数据存取，支持数据突发式传输。 2. 在8MHz时钟频率下处理32位数据，带宽提高 了一倍，达到33MB/s 3. 地址总线扩充到32位 4. 具有即插即用功能 5. 主要应用在32位微处理器组成的微型计算机系 统中。
分离式通信特点
3.5
1. 各模块有权申请占用总线 2. 采用同步方式通信，不等对方回答 3. 各模块准备数据时，不占用总线 4. 总线被占用时，无空闲 充分发挥了总线的有效占用
I/O接口1 … I/O接口n
4. 独立请求方式
总
线
控
制
BG0
部
BR0
BG1 BR1
BG-总线同意 BR-总线请求
BGn BRn
3.5
数据线 地址线
件
I/O接口0 I/O接口1 … I/O接口n
排队器
二、总线通信控制
3.5
1. 目的 解决通信双方 协调配合 问题
2. 总线传输周期
申请分配阶段 主模块申请，总线仲裁决定
寻址阶段
主模块向从模块 给出地址 和 命令
传数阶段
主模块和从模块 交换数据
计算机组成原理第三章11
3.1 总线的基本概念
3.2 总线的连接方式 3.3 总线的内部结构 3.4 总线的分类 3.5 总线特性及性能指标 3.6 总线结构 3.7 总线控制
3.8 总线数据传送模式
3.1总线的基本概念
–数字计算机是由若干系统功能部件构成的，这
些系统功能部件在一起工作才能形成一个完整 的计算机系统。 –总线定义：计算机的若干功能部件之间不可能 采用全互联形式，因此就需要有公共的信息通 道，即总线。
– 总线是构成计算机系统的互联机构，是多个系统功能
部件之间进行数据传送的公共通路。借助于总线连接， 计算机在各系统功能部件之间实现地址、数据和控制 信息的交换，并在争用资源的基础上进行工作。
–总线可分为以下几类： 内部总线：CPU内部连接各寄存器及运算 器部件之间的总线。 系统总线：外部总线。CPU和计算机系统 中其他高速功能部件相互连接的总线。 I/O总线：中低速I/O设备相互连接的总线。
对长距离传输显得特别重要，不管传送 的数据量有多少，只需要一条传输线， 成本比较低廉。 –缺点就是速度慢。
并行传送
–每一数据位需要一条传输线，一般采用电位
传送。
分时传送
–总线复用或是共享总线的部件分时使用总线。
3.2总线的连接方式
适配器（接口）：实现高速CPU与低速外设之间 工作速度上的匹配和同步，并完成计算机和外 设之间的所有数据传送和控制。 单机系统中总线结构的两种基本类型： –单总线：使用一条单一的系统总线来连接CPU、 内存和I/O设备。
地址线、数据线和控制线的 总和
6. 总线控制方式 并发、自动、仲裁、逻辑、计数
负载能力
3、总线标准
模块
系统
计算机组成原理课件——第3章 存储系统1
11
存储器分类图
双极型半导体存储器 RAM MOS存储器（静态、动态） 主存 PROM ROM EPROM，EEPROM MROM 存储器 快擦型存储器（Flash） 磁盘 辅存磁带 光盘 缓冲存储器
位线D 行地址 选择 列地址 选择
列选高电平
T7、T8导通
A T5
T1 T4
~
B T6
位线D
写选择高电平
DIN 写放T7 T5 A DIN 写放(非) T8 T6 B
T7
T8
读放大器
写放大器
写放大器
DOUT
DIN
计算机学院体系结构中心
写选择
读选择
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SRAM存储器的结构
Data Bus k位 Address Bus n位
CPU
Read Write Ready
计算机学院体系结构中心
Main Memory 主 存
7
存储器分类（1）
按照存储介质 半导体存储器，磁介质存储器，光存储器 按照存储器与CPU的耦合程度 内存（主存＋cache），外存 按存储器的读写功能 读写存储器（RWM, Read/Write Memory）， 只读存储器（ROM，Read-Only Memory） 按掉电后存储的信息可否保持 易失性（挥发性）存储器， 非易失性（不挥发）存储器
D 7 0 1
D DD 2 1 0
…… …… N-1
计算机学院体系结构中心
20
内存的主要技术指标（1）
存储容量
存储器可存储的信息的字节数或比特数 通常表示为
存储字数 × 存储字长 （存储单元数） （每单元的比特数） 例：1M bit 比特的存储器可以组织成 1M×1比特，记为：1Mb 128K×8比特，记为：128KB 256K×4比特
计算机组成原理第三章(3.1,3.2,3.3,姜,15-春,版5)
图3.4(a) SRAM读周期时序图
35
• 各参数意义：
tRC ：对存储芯片进行连续两次读操作时所必须间隔 的（最小）时间；
tAQ ：从给出有效地址，至外部数据总线上稳定地出 现所读出的数据信息所经历的时间。
tEQ：地址信号有效后，从片选有效，至数据稳定地 出现外部总线上所经历的时间。
• 构成存储器的存储介质：目前主要采用半导体器 件和磁性材料。
• 存储器中最小的存储单位就是一个双稳态半导体 电路或一个CMOS晶体管或磁性材料的存储元， 它可存储一个二进制代码。由若干个存储元组成 一个存储单元，再由诸多个存储单元组成一个存 储器。
5
• 存储器的分类：
按存储介质分：
• 半导体存储器：用半导体器件组成的存储器。
• 高速缓冲存储器 （Cache）：高速小容量半导体存储器，是为解决CPU和主存之间 速度不匹配而设置的。用于存放最活跃的程序块和数据。
• 主存和Cache一起构成计算机的内存储器（内存），是CPU能直接访问的存储器。
9
总结： ① 通过计算机的多级存储管理，发挥各级存储器
的效能； ② Cache主要强调高速存取速度，以便使存储系
1. CPU对存储器的读/写操作过程：
• 通过地址总线给出地址信号； • 通过控制总线发出读操作或写操作的控制信号； • 在数据总线上进行信息交流。
因此，存储器与CPU连接时，要完成三种 总线的连接：地址线、数据线和控制线；同时， 还须使各种信号的时序与存储器的（固有）读 写周期相配合。
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2. 主存储器的构成
字节存储单元即存放一个字节的存储单元，相应的地 址称为字节地址。一个机器字可以包含数个字节。
若计算机中可编址的最小单位是字存储单元，则称该 计算机为按字寻址的计算机。
计算机组成原理第三章课件白中英版
计算机组成原理第三章课件白中英版第一节分区与进程1.1 分区概念在计算机系统中，磁盘被划分为多个区域，每个区域称为分区。
每个分区都可以独立使用，保存不同的文件和数据。
1.2 分区方式常见的磁盘分区方式有主分区、扩展分区和逻辑分区。
•主分区：每个磁盘上可以有最多4个主分区，其中一个可以设为活动分区。
•扩展分区：一个磁盘上只能有一个扩展分区，扩展分区可以进一步分为多个逻辑分区。
•逻辑分区：位于扩展分区内的分区，可以有多个逻辑分区。
1.3 进程概念•进程是操作系统中资源分配的基本单位，是一个程序在执行中的实例。
•一个进程可以包含一个或多个线程，进程之间相互独立，拥有独立的内存空间。
第二节指令系统与编址方式2.1 指令系统指令系统由计算机的指令集构成，是计算机执行指令的基本规范。
指令系统包含了指令的格式、寻址方式以及指令的执行过程。
2.2 编址方式常见的编址方式有直接寻址、间接寻址和相对寻址。
•直接寻址：指令中直接给出操作数的地址。
•间接寻址：指令中给出的是操作数地址的地址，通过这个地址再找到操作数的地址。
•相对寻址：指令中给出的是当前指令地址与操作数相对地址的偏移量。
第三节存储器的层次与层次化结构3.1 存储器的层次结构•寄存器：位于CPU内部，速度最快，容量最小，主要用于暂存数据。
•高速缓存：位于CPU内部或靠近CPU，速度较快，容量较小，存放最常用的数据和指令。
•主存储器：位于CPU外部，速度较慢，容量较大，存放程序和数据。
•辅助存储器：容量最大，速度最慢，用于长期存储大量的程序和数据。
3.2 存储器的层次化结构存储器的层次化结构可以提高存储器的访问速度和效率，减少了CPU需要等待数据的时间。
层次化结构中，速度快、容量小、价格昂贵的存储器放在上层，速度慢、容量大、价格低廉的存储器放在下层。
第四节总线4.1 总线的概念总线是计算机各个部件之间传输数据和信号的通道。
它可以分为三种类型：数据总线、地址总线和控制总线。
计算机组成原理第三章多层次的存储器ppt文档
磁盘地址由记录面号、磁道号、扇区号
三部分组成。为进行读写操作，要求 定出磁道的起始位置，称为“索引”， 索引标志在传感器检索下可产生脉冲 信号，再通过磁盘控制器处理，便可 定出磁道起始位置。磁盘读写操作以 扇区为单位一位一位串行进行，每个 扇区记录一个数据块。
3
磁表面存储器的读写原理
➢ 写操作：当写线圈中通过一定 方向的脉冲电流时，铁芯内就 产生一定方向的磁通。
➢ 读操作：当磁头经过载磁体的 磁化元时，由于磁头铁芯是良 好的导磁材料，磁化元的磁力 线很容易通过磁头而形成闭合 磁通回路。不同极性的磁化元 在铁芯里的方向是不同的。
4
磁盘结构
盘片的上下两面都能记录信息，通常把
/秒做度量单位。存取周期500ns,每个存取周期可访问16位，带宽是 16/(500*10-9)=32*106位/秒
11
3.2 SRAM存储器
3.2.1 基本的静态存储元阵列 3.2.2 基本的SRAM逻辑结构 3.2.3 读/写周期波形图
12
3.2 SRAM存储器
主存（内部存储器）是半导体存储器。根据信 息存储的机理不同可以分为两类：
存取时间又称存储器访问时间：指一次读操作命令发出到该操作完成 ，将数据读出到数据总线上所经历的时间。通常取写操作时间等于读 操作时间，故称为存储器存取时间。
存储周期：指连续启动两次读操作所需间隔的最小时间。通常，存储 周期略大于存取时间，其时间单位为ns。
存取周期=存取时间+恢复时间 存储器带宽：单位时间里存储器所存取的信息量，通常以位/秒或字节
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计算机组成原理三章集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条 (2) 每个内存条内共有多少DRAM 芯片(3) 主存共需多少DRAM 芯片 CPU 如何选择各内存条 解：(1) 共需条4641664226=⨯⨯M 内存条(2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理两次刷新的最大时间间隔是多少对全部存储单元刷新一遍所需的实际刷新时间是多少 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0D 7、D 8D 15、D 16D 23和D 24D 31，其余同名引脚互连)，需要低14位地址(A 0A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
画出逻辑框图如下。
(2) 设刷新周期为2ms ，并设16K8位的DRAM 结构是1281288存储阵列，则对所有单元全部刷新一遍需要128次(每次刷新一行，共128行)若采用集中式刷新，则每2ms 中的最后1280.5s=64s 为集中刷新时间，不能进行正常读写，即存在64s 的死时间若采用分散式刷新，则每1s 只能访问一次主存，而题目要求CPU 在1μS 内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不是最适合的比较适合采用异步式刷新：采用异步刷新方式，则两次刷新操作的最大时间间隔为s msμ625.151282=，可取15.5s ；对全部存储单元刷新一遍所需的实际刷新时间为：15.5s128=1.984ms ；采用这种方式，每15.5s 中有0.5s 用于刷新，其余的时间用于访存(大部分时间中1s 可以访问两次内存)。
4、有一个1024K ×32位的存储器，由128K ×8位的DRAM 芯片构成。
问： (1) 总共需要多少DRAM 芯片 (2) 设计此存储体组成框图。
(3) 采用异步刷新方式，如单元刷新间隔不超过8ms ，则刷新信号周期是多少 解： (1) 需要32488128321024=⨯=⨯⨯K K 片，每4片为一组，共需8组(2) 设计此存储体组成框图如下所示。
(3) 设该128K8位的DRAM 芯片的存储阵列为5122568结构，则如果选择一个行地址进行刷新，刷新地址为A 0A 8，那么该行上的2048个存储元同时进行刷新，要求单元刷新间隔不超过8ms ，即要在8ms 内进行512次刷新操作。
采用异步刷新方式时需要每隔s msμ625.155128=进行一次，可取刷新信号周期为15.5s 。
5、要求用256K×l6位SRAM 芯片设计1024K×32位的存储器。
SRAM 芯片有两个控制端：当CS 有效时，该片选中。
当W/R ＝1时执行读操作，当W/R=0时执行写操作。
解：片82416256321024=⨯=⨯⨯K K ，共需8片，分为4组，每组2片即所设计的存储器单元数为1M ，字长为32，故地址长度为20位（A 19~A 0），所用芯片存储单元数为256K ，字长为16位，故占用的地址长度为18位（A 17~A 0）。
由此可用字长位数扩展与字单元数扩展相结合的方法组成组成整个存储器字长位数扩展：同一组中2个芯片的数据线，一个与数据总线的D 15~D 0相连，一个与D 31~D 16相连；其余信号线公用(地址线、片选信号、读写信号同名引脚互连)字单元数扩展：4组RAM 芯片，使用一片2:4译码器，各组除片选信号外，其余信号线公用。
其存储器结构如图所示6、用32K ×8位的E 2PROM 芯片组成128K ×16位的只读存储器，试问： (1) 数据寄存器多少位 (2) 地址寄存器多少位 (3) 共需多少个E 2PROM 芯片 (4) 画出此存储器组成框图。
解：(1) 系统16位数据，所以数据寄存器16位(2) 系统地址128K ＝217，所以地址寄存器17位 (3)共需片82483216128=⨯=⨯⨯K K ，分为4组，每组2片(4) 组成框图如下7．某机器中，已知配有一个地址空间为0000H3FFFH 的ROM 区域。
现在再用一个RAM 芯片(8K ×8)形成40K ×l6位的RAM 区域，起始地为6000H 。
假设RAM 芯片有CS 和WE 信号控制端。
CPU 的地址总线为A 15A 0，数据总线为D 15D 0，控制信号为W R / (读/写)，MREQ (访存)，要求： (1) 画出地址译码方案。
(2) 将ROM 与RAM 同CPU 连接。
解：(1) 由于RAM 芯片的容量是8K ×8，要构成40K ×16的RAM 区域，共需要片1025881640=⨯=⨯⨯K K ，分为5组，每组2片；8K=213，故低位地址为13位：A 12~A 0每组的2片位并联，进行字长的位扩展有5组RAM 芯片，故用于组间选择的译码器使用3:8译码器，用高3位地址A 15~A 13作译码器的选择输入信号 地址分配情况：(2) ROM、RAM与CPU的连接如图：8、设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。
存储周期T＝100ns，数据总线宽度为64位，总线传送周期，=50ns。
求：顺序存储器和交叉存储器的带宽各是多少解：顺序存储器和交叉存储器连续读出m = 8个字的信息总量都是：q = 64位×8 = 512位顺序存储器和交叉存储器连续读出8个字所需的时间分别是：t1= mT = 8×100ns = 8×10-7st2= T+(m-1)τ = 100ns+7×50ns = 450 ns= 4.5×10-7 s顺序存储器和交叉存储器的带宽分别是：W1=q/t1=512/(8×10-7)=64×107[位/s]W2=q/t2=512/(4.5×10-7)=113.8×107 [位/s]9、CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache／主存系统的效率和平均访问时间。
解：cache的命中率：主存慢于Cache的倍率：Cache/主存系统的效率：平均访问时间：10、已知cache 存储周期40ns ，主存存储周期200ns ，cache/主存系统平均访问时间为50ns ，求cache 的命中率是多少 解：已知cache ／主存系统平均访问时间t a =50ns 由于m c a t h t h t )1(-+*= 所以有%75.934020050200=--=--=c m a m t t t t h 11、某计算机采用四体交叉存储器，今执行一段小循环程序，此程序放在存储器的连续地址单元中，假设每条指令的执行时间相等，而且不需要到存储器存取数据，请问在下面两种情况中（执行的指令数相等），程序运行的时间是否相等。
(1) 循环程序由6条指令组成，重复执行80次。
(2) 循环程序由8条指令组成，重复执行60次。
解：设取指周期为T ，总线传送周期为τ，每条指令的执行时间相等，并设为t 0，存储器采用四体交叉存储器，且程序存放在连续的存储单元中，故取指令操作采用流水线存取方式，两种情况程序运行的总的时间分别为：(1) t = (T+5τ+6t 0)*80 = 80T+400τ+480 t 0 (2) t = (T+7τ+8t 0)*60 = 60T+420τ+480 t 0 所以不相等12、一个由主存和Cache 组成的二级存储系统，参数定义如下：T a 为系统平均存取时间，T 1为Cache 的存取时间，T 2为主存的存取时间，H 为Cache 命中率，请写出T a 与T 1、T 2、H 参数之间的函数关系式。
解：13、一个组相联cache 由64个行组成，每组4行。
主存储器包含4K 个块，每块128个字。
请表示内存地址的格式。
解：主存4K 个块，每块128个字，共有4K128=219个字，故主存的地址共19位；共4K 个块，故块地址为12位；每块128个字，故块内的字地址为7位 Cache 有64行，每组4行，共16组，故组号4位，组内页号2位 组相联方式是组间直接映射，组内全相联映射方式；所以主存的块地址被分为两部分：低4位为在cache 中的组号，高8位为标记字段，即19位内存地址的格式如下：14、有一个处理机，内存容量1MB ，字长1B ，块大小16B ，cache 容量64KB ，若cache 采用直接映射式，请给出2个不同标记的内存地址，它们映射到同一个cache 行。
解： Cache 共有个行1221664=BKB，行号为12位 采用直接映射方式，所以cache 的行号i 与主存的块号j 之间的关系为：m j i mod =，m 为cache 的总行数20位的内存地址格式如下：两个映射到同一个cache 行的内存地址满足的条件是：12位的行号相同，而4位的标记不同即可，例如下面的两个内存地址就满足要求： 0000 000000000000 0000=00000H 与 0001 000000000000 0000=10000H15、假设主存容量16M32位，cache 容量64K32位，主存与cache 之间以每块432位大小传送数据，请确定直接映射方式的有关参数，并画出主存地址格式。