数字电路与逻辑设计实验报告,基于FPGA的数字电子钟的设计与实现
用fpga简易数字钟电路设计实验报告 概述及解释说明
用fpga简易数字钟电路设计实验报告概述及解释说明1. 引言1.1 概述本实验报告旨在介绍使用FPGA（可编程门阵列）设计的简易数字钟电路。
数字钟是一种可以显示时间的时钟装置，广泛应用于日常生活和工业领域。
本文将详细讲解数字钟的设计原理、硬件要求、设计步骤以及实验的实现过程。
1.2 文章结构本文共分为五个部分，即引言、FPGA简易数字钟电路设计、实验实现过程、实验结果分析和结论与总结。
下面将对每个部分进行具体说明。
1.3 目的该实验旨在通过学习和操作FPGA，深入理解数字电路设计的基本原理和方法，并通过设计一个简易的数字钟电路来巩固所学知识。
通过本实验，我们还将探索数字钟电路的性能评估和可能的改进方向，并对未来发展方向进行展望。
同时，通过参与这个项目，我们也将获得一定的实践经验和技能提升。
2. FPGA简易数字钟电路设计：2.1 设计原理：在本次实验中，我们使用FPGA（现场可编程逻辑门阵列）来设计一个简易的数字钟电路。
FPGA是一种集成电路芯片，可依据用户需要重新配置其内部互连，从而实现不同的逻辑功能。
我们将利用FPGA的可编程性和强大的计算能力来实现数字钟的功能。
该数字钟电路主要由时钟模块、倒计时模块和显示模块组成。
时钟模块负责产生稳定而精确的脉冲信号作为系统的时基；倒计时模块通过对输入时间进行倒计时操作，并发出相应信号提示时间变化；显示模块用于将倒计时结果以数码管显示出来。
2.2 硬件要求：为了完成该设计，我们需要准备以下硬件设备：- FPGA开发板：提供了外部接口和资源，用于连接其他硬件设备并加载程序。
- 数码管：用于显示时间信息。
- 时钟源：提供稳定而精确的脉冲信号作为系统的时基。
2.3 设计步骤：以下是设计步骤的详细说明：1. 确定所需功能：首先明确数字钟需要具备哪些功能，例如12小时制还是24小时制、倒计时功能等。
2. 确定FPGA型号：根据设计需求和资源限制，选择适合的FPGA型号。
基于FPGA的电子钟设计报告
基于FPGA的电子钟设计报告一、FPGA的基本知识1、可编程逻辑器件的概况可编程逻辑器件主要分为FPGA和CPLD 两种,两者的功能基本相同。
FPGA--现场可编程门阵列的简称CPLD--复杂可编程逻辑器件的简称2、FPGA芯片及其最小系统(1)FPGA芯片它的外形与普通嵌入式处理器芯片相同采用PGA(Organic pin grid Array，有机管脚阵列)的封装形式，但可以通过烧写特殊程序改变其内部结构，实现专门的电路功能。
基于FPGA的数字时钟2019-11-23 21:36·电力源动一、FPGA的基本知识1、可编程逻辑器件的概况可编程逻辑器件主要分为FPGA和CPLD 两种,两者的功能基本相同。
FPGA--现场可编程门阵列的简称CPLD--复杂可编程逻辑器件的简称它的外形与普通嵌入式处理器芯片相同采用PGA(Organic pin grid Array，有机管脚阵列)的封装形式，但可以通过烧写特殊程序改变其内部结构，实现专门的电路功能。
二、FPGA的设计方法1、编程语言FPGA的主流程序设计语言主要有VHDL语言与Verilog语言两种。
本课题采用VHDL语言进行编写。
VHDL--用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
Verilog--一种基本语法与C语言相近，相比较于C语言更容易理解，2、图形化程序设计(设计效率低)三、软件开发环境QuartusII是Altera提供的FPGA开发集成环境，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
它完全支持VHDL设计流程，其内部嵌有VHDL逻辑综合器。
四、数字钟功能模块认识数字时钟的设计采用了自顶向下分模块的设计。
底层是实现各功能的模块，各模块由VHDL语言编程实现顶层采用原理图形式调用。
具体的设计框图：各模块原理剖析：（1）在七段数码管上具有时--分--秒的依次显示；（2）时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小时按24进制计数，分、秒按60进制计数；（3）整点报时，当计数到整点时扬声器发出响声；（4）时间设置：可以通过按键手动调节秒和分的数值。
数电实训报告电子时钟
一、实训目的本次数电实训旨在通过实际操作，加深对数字电子技术理论知识的理解，掌握数字电路的设计与制作方法，提高动手能力和故障排除能力。
通过设计并制作一个具有时、分、秒显示功能的电子时钟，熟悉数字电路中的计数器、译码器、显示器等基本模块，并学会运用这些模块完成一个完整的电子系统设计。
二、实训内容1. 电子时钟设计（1）设计要求设计一个具有时、分、秒显示功能的电子时钟，要求：1）采用CMOS集成电路设计，保证电路的稳定性；2）时钟显示采用7段数码管，可同时显示时、分、秒；3）时钟源采用石英晶体振荡器，确保时钟的准确性；4）具有时钟校准功能，可调整时、分、秒的显示值；5）具有时钟复位功能，可恢复时钟到初始状态。
（2）设计原理电子时钟主要由以下模块组成：1）时钟源：采用石英晶体振荡器产生标准时钟信号；2）分频器：将标准时钟信号分频，得到1Hz的秒脉冲信号；3）计数器：对秒脉冲信号进行计数，得到秒、分、时的计数值；4）译码器：将计数值转换为对应的7段数码管显示编码；5）显示器：采用7段数码管显示时、分、秒的计数值；6）校时电路：实现时钟校准功能；7）复位电路：实现时钟复位功能。
（3）电路设计1）时钟源：选用NE555定时器构成石英晶体振荡器，产生标准时钟信号；2）分频器：选用CD4060计数器进行分频，得到1Hz的秒脉冲信号；3）计数器：选用CD4518BCD计数器，分别实现秒、分、时的计数；4）译码器：选用CD4511BCD至7段数码管译码器，将计数值转换为7段数码管显示编码；5）显示器：采用7段数码管，分别显示时、分、秒的计数值；6）校时电路：采用按钮开关实现时钟校准功能；7）复位电路：采用按钮开关实现时钟复位功能。
2. 电子时钟制作（1）元器件准备根据电路设计，准备以下元器件：1）NE555定时器1个；2）CD4060计数器1个；3）CD4518BCD计数器3个；4）CD4511BCD至7段数码管译码器3个；5）7段数码管3个；6）石英晶体振荡器1个；7）电阻、电容、二极管、导线等。
基于FPGA的多功能数字钟设计报告
***大学电工电子实验报告EDA技术基础设计报告多功能数字钟设计电子信息科学与技术年 月 日多功能数字钟设计一．任务解析用Verilog硬件描述语言设计数字钟，实现：1、具有时、分、秒计数显示功能，以二十四小时循环计时。
2、具有调节小时，分钟的功能。
3、具有整点报时同时LED灯花样显示的功能。
4、【发挥】三键（模式选择，加，减）调整，数码管闪烁指示功能。
5、【发挥】增加闹钟任意设定功能，时间精确到分。
二．方案论证第2页，共19页三．重难点解析1、模式选择键的设计//模式选择键。
有5个模式，m0为正常走钟；m1为调分；m2为调时；m3为闹钟调分；m4为闹钟调时。
module mode_key(key,clr,m);input key,clr;output [2:0]m;reg [2:0]m;always @(posedge key or negedge clr) beginif(!clr) m=0;else if(m==4) m=0;else m=m+1;endendmodule2、数字钟秒钟计数设计module cnt60_sec(clk,clr,q,c);input clk,clr;output [6:0]q;output c;reg [6:0]q;reg c;always @(posedge clk or negedge clr) beginif(!clr) begin q=0;c=0;endelse if(q[3:0]==9) begin q[3:0]=0;if(q[6:4]==5) begin q[6:4]=0; c=1;endelse q[6:4]=q[6:4]+1;end第3页，共19页else begin q[3:0]=q[3:0]+1;q[6:4]=q[6:4];c=0;endendendmodule、秒钟计数模块就是一个60的计数器，计数到59的时候清零，进位加1。
调时不需要控制秒钟，所以没有加模式选择按键。
基于FPGA的数字钟设计-华中科技大学电子线路实验报告
基于FPGA的数字钟设计Your Name一、实验目的1.了解数字钟的功能要求及设计方法；2.了解CPLD/FPGA的一般结构及开发步骤；3.熟悉用FPGA器件取代传统的中规模集成器件实现数字电路与系统的方法。
二、实验要求1.以数字形式显示时、分、秒的时间；2.小时计数器为同步24进制；3.要求手动校时、校分；4.任意闹钟；5.小时为12/24进制可切换；6.报正点数（几点响几声）。
三、实验内容1.系统模块框图2.时间校准模块时间校准模块可由两位控制信号控制当前校准状态。
3.时分秒计数模块时分秒计数模块由60进制秒计数器、60进制分计数器和24进制时计数器组成。
时分秒的计数器具有复位和计数功能。
其中CR为复位信号，当CR为0时，时分秒的计数器清0，EN为使能信号，EN为1时开始计时，EN为0则暂停计时。
分秒时的进位通过外部组合逻辑实现。
4.显示模块计时模块产生的BCD码通过编写的CD4511功能模块转换为数码管的显示信号。
5.分频模块开发板的系统时钟为50MHz，产生1Hz的CP信号需要一个模为25M的计数器分频得到1Hz的CP信号。
四、具体代码1.顶层模块(clock.v)module SHOW_CTRL(MODE,SHOW_MODE,CP,Hour,Minute,Second,SHOW1,SHOW2);input CP,MODE,SHOW_MODE;input[7:0]Hour,Minute,Second;output[7:0]SHOW1,SHOW2;reg[7:0]SHOW1,SHOW2;always@(MODE,SHOW_MODE) beginif((MODE==0)&&(SHOW_MODE==0))begin SHOW2<=Minute[7:0];SHOW1<=Hour[7:0]; endelse if((MODE==0)&&(SHOW_MODE==1))begin SHOW2<=Second[7:0];SHOW1<=Minute[7:0]; endelse if((MODE==1)&&(SHOW_MODE==0))begin SHOW2<=Minute[7:0];SHOW1<=Hour[7:0]; endelse if((MODE==1)&&(SHOW_MODE==1))begin SHOW2<=Second[7:0];SHOW1<=Minute[7:0]; endendendmodule2.分频模块(clk_div.v)module clk_div(clk_50M,clk_1);input clk_50M;output reg clk_1;reg [8:0]count;always @(posedge clk_50M)beginif(count>8'd25)beginclk_1=~clk_1;count=0;endelsecount<=count+1;endendmodule3.模60计数器模块(counter60.v)module counter60(EN,CP,nCR,QoH,QoL);input EN,CP,nCR;output [3:0]QoH,QoL;reg [3:0]QoH,QoL;always@(posedge CP) beginif(~nCR) beginQoH<=4'b0000;QoL<=4'b0000; endelse if(~EN) beginQoH<=QoH;QoL<=QoL; endelseif(QoH==4'b0101&&QoL==4'b1001)beginQoH<=4'b0000;QoL<=4'b0000;endendelse if(QoH<4'b0110&&QoL<4'b1001){QoH,QoL}<={QoH,QoL+4'b0001};else if(QoH<4'b0110&&QoL==4'b1001){QoH,QoL}<={QoH+4'b0001,4'b0000};endendmodule4.模24计数器模块(counter24.v)module counter24(nCR,EN,CP,CntH,CntL);input CP,nCR,EN;output[3:0] CntH,CntL;reg [3:0]CntH,CntL;reg CO;always@(posedge CP or negedge nCR) beginif(~nCR) {CntH,CntL}<=8'h00;else if(~EN) {CntH,CntL}<={CntH,CntL};else if((CntH>2)||(CntL>9)||((CntH==2)&&(CntL>=3))){CntH,CntL}<=8'h00;else if((CntH==2)&&(CntL<3))begin CntH<=CntH; CntL<=CntL+1'b1; end else if(CntL==9) begin CntH<=CntH+1'b1; CntL<=4'b0000; endelse begin CntH<=CntH; CntL<=CntL+1'b1; endendendmodule5.显示模块(HEX2LED.v)module HEX2LED(HEX,SEG);input[3:0] HEX;output[7:0] SEG;wire[3:0] HEX;reg[6:0] SEG;always@(HEX)begincase(HEX)4'h0: SEG = 7'b0000001;4'h1: SEG = 7'b1001111;4'h2: SEG = 7'b0010010;4'h3: SEG = 7'b0000110;4'h4: SEG = 7'b1001100;4'h5: SEG = 7'b0100100;4'h6: SEG = 7'b0100000;4'h7: SEG = 7'b0001111;4'h8: SEG = 7'b0000000;4'h9: SEG = 7'b0000100;default: SEG = 7'b0000001;endcaseendendmodule五、仿真截图（仿真秒时分计时及其数码管显示，仿真环境为vivado 2018.3）秒计时仿真分计时仿真时计时仿真如下图所示为分校准仿真，当Amin分校准位为1时分开始随着CP信号的频率以1秒加1的步进变动。
数字电路与逻辑设计实验报告
数字电路与逻辑设计实验报告数字电路与逻辑设计实验报告摘要：本实验旨在通过设计和实现数字电路和逻辑门电路，加深对数字电路和逻辑设计的理解。
实验过程中，我们使用了逻辑门电路、多路选择器、触发器等基本数字电路元件，并通过实际搭建电路和仿真验证，验证了电路的正确性和可靠性。
引言：数字电路和逻辑设计是计算机科学与工程领域的重要基础知识。
在现代科技发展中，数字电路的应用范围非常广泛，涉及到计算机、通信、控制等各个领域。
因此，深入理解数字电路和逻辑设计原理，掌握其设计和实现方法，对于我们的专业学习和未来的工作都具有重要意义。
实验一：逻辑门电路的设计与实现逻辑门电路是数字电路中最基本的元件之一，通过逻辑门电路可以实现各种逻辑运算。
在本实验中，我们通过使用与门、或门、非门等逻辑门电路，设计并实现了一个简单的加法器电路。
通过搭建电路和进行仿真验证，我们验证了加法器电路的正确性。
实验二：多路选择器的设计与实现多路选择器是一种常用的数字电路元件，可以根据控制信号的不同，选择不同的输入信号输出。
在本实验中，我们通过使用多路选择器，设计并实现了一个简单的数据选择电路。
通过搭建电路和进行仿真验证，我们验证了数据选择电路的正确性。
实验三：触发器的设计与实现触发器是一种常用的数字电路元件，可以存储和传输信息。
在本实验中，我们通过使用触发器，设计并实现了一个简单的二进制计数器电路。
通过搭建电路和进行仿真验证，我们验证了二进制计数器电路的正确性。
实验四：时序逻辑电路的设计与实现时序逻辑电路是一种特殊的数字电路，其输出不仅与输入信号有关，还与电路的状态有关。
在本实验中，我们通过使用时序逻辑电路，设计并实现了一个简单的时钟电路。
通过搭建电路和进行仿真验证，我们验证了时钟电路的正确性。
实验五：数字电路的优化与综合数字电路的优化与综合是数字电路设计中非常重要的环节。
在本实验中，我们通过使用逻辑代数和Karnaugh图等方法，对已有的数字电路进行了优化和综合。
数字电路时钟实训报告(一)
数字电路时钟实训报告(一)数字电路时钟实训报告1. 概述•本报告旨在介绍数字电路时钟实训的相关内容，包括实训目的、实训过程和实训结果。
2. 实训目的•熟悉数字电路时钟的基本原理和设计思路•掌握数字电路时钟的硬件组成和功能模块•实践运用数字电路知识，完成时钟的设计和制作3. 实训过程1.准备材料–数字电路实验箱–电源线、信号线等连接器–电路元件：集成电路、电容器、电阻等–示波器、万用表等测试仪器2.设计方案–根据时钟的要求和功能需求，设计数字电路时钟的电路图–确定所需的集成电路和其他电路元件3.电路搭建–使用实验箱和连接器搭建数字电路时钟的电路–按照电路图连接电路元件和集成电路4.测试和调试–使用示波器、万用表等测试仪器对电路进行测试–检查电路是否按照设计要求工作5.验证功能–测试时钟的各项功能是否正常工作–验证时钟在不同时间段的准确性和稳定性4. 实训结果•完成数字电路时钟的设计和制作•时钟的各项功能正常工作•时钟在不同时间段具有准确性和稳定性5. 总结•通过本次数字电路时钟的实训，我深入了解了数字电路时钟的工作原理和设计流程。
通过实践操作，我掌握了数字电路时钟的搭建和调试方法，提高了数字电路设计能力。
这次实训对我的专业技能和实践能力的提升具有重要意义。
以上是本次数字电路时钟实训的报告内容。
实训过程中，我认真完成了任务，获得了实践经验，并与同学们共同交流和学习，提高了团队合作能力。
希望今后能继续深入学习和应用数字电路知识，为未来的科研和工作打下坚实的基础。
6. 遇到的问题和解决方法•在实训过程中，我遇到了几个问题：1.电路搭建困难：由于电路图复杂，部分连接容易混淆和出错。
解决方法是多次仔细核对电路图，注意连接的正确性，并请教老师和同学的帮助。
2.电路测试困难：有时测试仪器的操作和数据读取不够准确，导致测试结果不确定。
解决方法是认真阅读仪器的使用说明书，熟悉操作步骤，并与同学们共同研究和解决问题。
《FPGA设计与应用》数字时钟实验
《FPGA设计与应用》数字时钟实验一、实验目的和要求
1．学习动态数码管的工作原理；
2．实现 FPGA 对四位动态数码管的控制；
3．熟悉模块化编程的操作流程。
二、实验内容
1．实现 FPGA 对四位动态数码管的控制，使其能够正常工作；2．基于eGo-1的数字钟设计与实现
三、实验要求
1、能够在实验板上实现数字时钟
四、操作方法与实验步骤
本实验的设计思路如下：
各模块实现方式：
分频
计数器
Hex2BCD
数码管动态显示
五、实验数据记录和处理实验代码如下：
设计文件：（部分）
仿真文件（部分）：
约束文件（部分）：
六、实验结果与分析
综合后生成的网表结构如下图所示：
仿真图像：
实物操作：
经过如上图代码的运行，实验要求的功能已基本实现，得出的实验结果与预期基本一致。
七、讨论和心得
这次实验用到了之前学习的动态数码管工作原理，将动态数码管与时钟相结合，对于每一位数码管来说，每隔一段时间点亮一次。
显示器的亮度通过导通电流，点亮时间和间隔时间的控制。
通过调整电流和时间参数，可以既保证亮度，又保证显示。
《数字电子技术》课程设计基于fpga的数字电子时钟设计与实现
《数字电子技术》课程设计设计题目：基于FPGA的数字电子时钟设计与实现系部：电子与信息工程系专业班级：电子信息工程08秋（1）班小组成员：学号：指导教师：完成日期： 2012年 1 月目录一、所用设备与器材 (1)1.1仪器设备 (1)二．系统方案 (1)2.1 设计思想 (1) (1) (3)2.2工作原理及系统框图 (8)三．软件方案 (9)3.1 程序流程图 (9) (9) (10) (11) (11) (12) (12) (13)3.2 程序清单 (14) (14) (15) (15) (16) (17) (17) (17)校时模块程序 (18)四．调试及结果 (18)4.1 模块仿真 (18) (18) (19) (19) (19) (19)4.2 程序下载 (20)4.3分析运行结果 (21) (21) (21) (22)一、所用设备与器材1.1仪器设备使用仪器设备有FPGA DE2-70开发板、PC机、信号发生器。
图1 FPGA DE2-70开发板图二．系统方案2.1 设计思想利用数字电子技术、EDA设计方法、FPGA等技术，设计、仿真并实现一个基于FPGA的数字电子时钟基本功能，其基本组成框图如图1所示，振荡器采用ALTERA的DE2-70实验板的50MHz输出，分频器将50MHz的方波进行分频进而得到1Hz的标准秒脉冲，时、分、秒计时模块分别由二十四进制时计数器、六十进制分计数器和六十进制秒计数器完成，校时模块完成时和分的校正。
扩展功能设计为倒计时功能，从59分55秒至59分59秒，每秒亮一盏灯报时。
课题背景20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力的推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能更进一步，产品更新换代的节奏也越来越快。
20世纪80年代末，出现了FPGA(Field Progrommable Gate Array)，CAE 和CAD技术的应用更为广泛，它们在PCB设计的原理图输入，自动布局布线及PCB分析，以及逻辑设计，逻辑仿真布尔综合和化简等方面担任了重要的角色，为电子设计自动化必须解决的电路建模，标准文档及仿真测试奠定了基础。
基于FPGA的数字电子钟的设计与实现
基于FPGA的数字电⼦钟的设计与实现背景：本实验所有结果基于Quartus II 13.1 (64-bit)实现，实验过程采⽤⾃下⽽上⽬录⼀、基本功能设计与思路基本功能：能实现秒、分钟、⼩时的计数，计数结果清晰稳定的显⽰在 6 位数码管上。
1、动态显⽰模块该模块主要功能是通过数码管的动态扫描实现 6 位数码管显⽰计数结果，本模块由扫描模块scan_cnt6，位选控制模块 dig_select，数据选择控制模块 seg_select 以及译码模块 decoder 构成扫描模块 scan_cnt6模块功能：产⽣ 位选控制端dig_select 和数据选择端 code_select 模块所需要的地址信息，扫描时钟决定位选信号和数据切换的速度。
设计思路：利⽤74390芯⽚（P160 TTL 双⼗进制异步计数器）构建⼀个模六计数器，就是6进制计数器，利⽤计数到6（110）时，“q2”和“q1”为⾼电平，产⽣ ⼀个复位信号，加到74390的⾼电平有效的异步清0端“1CLR”上，使计数器回0，从⽽实现模六计数。
设计结果：cnt6模块设计图波形仿真：（默认为时序仿真）cnt6模块波形仿真图位选模块 dig_select模块功能：在地址端的控制下，产⽣位选信号。
设计思路：利⽤74138芯⽚（3线-8线译码器），当选通端输⼊端G1为⾼电平，选通端输⼊端G2AN和G2BN为低电平时，将扫描信号cnt6的输出作为输⼊信号，dig[5..0]是译码输出，输出低电平有效。
设计结果：dig_select模块设计图波形仿真：dig_select模块波形仿真图数据选择模块 seg_select模块功能：输⼊ 6 组数据，每组数据 4bit，本模块完成在地址端的控制下从6 组数据当中选择 1 组输出。
设计思路：利⽤74151芯⽚（P91 8选1数据选择器），在控制输⼊端GN为低电平时，将扫描信号的选择下，分别选中D[5..0]对应的输⼊信号输出为Y。
数字电路数字钟实训报告
一、引言随着科技的发展，数字电路在各个领域得到了广泛应用。
数字钟作为一种典型的数字电路应用，具有走时准确、显示直观、无机械传动装置等优点，在日常生活、工业控制等领域发挥着重要作用。
本次实训旨在通过设计、制作和调试数字钟，加深对数字电路原理的理解，提高动手能力和实践能力。
二、实训目的1. 掌握数字钟的设计原理，了解数字电路的基本组成和功能。
2. 学会使用数字电路元器件，包括计数器、译码器、显示器等。
3. 提高动手能力和实践能力，培养团队合作精神。
4. 了解数字电路在实际应用中的优缺点，为以后的学习和工作打下基础。
三、实训内容1. 数字钟电路设计（1）设计思路：采用CMOS集成电路，以石英晶体振荡器作为时钟源，通过分频器得到1Hz脉冲信号，然后通过计数器进行计数，最后通过译码器和显示器显示时间。
（2）电路组成：主要包括以下部分：- 晶体振荡器：产生稳定频率的振荡信号；- 分频器：将振荡信号分频得到1Hz脉冲信号；- 计数器：对1Hz脉冲信号进行计数，得到时、分、秒；- 译码器：将计数器的输出转换为对应的数字信号；- 显示器：将数字信号显示在显示器上。
2. 数字钟电路制作与调试（1）元器件选择：根据设计要求，选择合适的元器件，如计数器、译码器、显示器、晶体振荡器等。
（2）电路焊接：按照电路图进行焊接，注意焊接质量，避免虚焊、短路等现象。
（3）电路调试：对电路进行调试，检查各个部分是否正常工作，包括晶体振荡器、分频器、计数器、译码器和显示器等。
四、实训过程1. 设计阶段：查阅相关资料，了解数字钟的设计原理，确定电路设计方案，绘制电路图。
2. 制作阶段：根据电路图，选择合适的元器件，进行焊接，注意焊接质量。
3. 调试阶段：对电路进行调试，检查各个部分是否正常工作，发现问题并及时解决。
五、实训结果1. 成功制作并调试了一台数字钟，实现了时、分、秒的显示。
2. 熟练掌握了数字电路元器件的使用方法，提高了动手能力。
fpga数字钟实训报告(具有8点报时,按键调时功能).
桂林电子科技大学职业技术学院FPGA应用实训报告数字钟学院（系）：电子信息工程系专业：电子信息工程技术学号： 1212220217学生姓名：李建军指导教师：叶俊明目录摘要 (2)1 绪论 (3)2 课题背景 (4)2.1设计任务与要求 (4)2.2 设计目的 (4)2.3总体设计方案 (4)3 程序方案论证 (5)3.1分频方案论证 (5)3.1.1分频模块方案I (5)3.1.2分频模块方案II (5)3.2计时模块方案论证 (6)3.2.1计时模块方案I (6)3.2.2计时模块方案 II (6)3.3方案总结 (7)4 系统软件设计 (7)4.1程序流程图 (7)4.2计时模块 (8)4.3闹钟模块 (8)4.4显示模块 (8)5系统硬件设计 (9)5.1 FPGA的介绍 (9)5.1.1 FPGA概述 (9)5.1.2 FPGA基本结构 (9)5.2原理框图 (11)6调试 (12)6.1调时程序调试 (12)6.2闹钟程序调试 (12)总结 (13)致谢 (14)参考文献 (15)附录 (16)摘要数字钟是由振荡器、分频器、计数器、译码器、数码显示器等几部分组成。
振荡电路：主要用来产生时间标准信号，因为时钟的精度主要取决于时间标准信号的频率及稳定度，所以采用石英晶体振荡器。
分频器：因为振荡器产生的标准信号频率很高，要是要得到“秒”信号，需一定级数的分频器进行分频。
计数器：有了“秒”信号，则可以根据60秒为1分，24小时为1天的制，分别设定“时”、“分”、“秒”的计数器，分别为 60进制，60进制,24进制计数器，并输出一分，一小时，一天的进位信号。
译码显示：将“时”“分”“秒”显示出来。
将计数器输入状态，输入到译码器，产生驱动数码显示器信号，呈现出对应的进位数字字型。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路可以对分和时进行校时。
另外，计时过程要具有报时功能，当时间到达整点时开始响，蜂鸣器不停地响1分钟后不响。
基于FPGA的数字时钟的设计1.(精选)
基于FPGA的数字时钟的设计课题：基于FPGA的数字时钟的设计学院：电气信息工程学院专业：测量控制与仪器班级： 08测控（2）班**：***学号： ********合作者姓名：颜志林2010 年12 月12 日综述近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。
这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。
本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。
综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。
数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。
本次设计我查阅了大量的文献资料，学到了很多关于数字电路方面的知识，并且更加巩固和掌握了课堂上所学的课本知识，使自己对数字电子技术有了更进一步的认识和了解。
1、课题要求1.1课程设计的性质与任务本课程是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。
目的在于培养学生的理论联系实际，分析和解决问题的能力。
通过本课程设计，使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练，加强学生的实践能力。
学生通过设计、仿真、调试、撰写设计报告等过程，培养学生的动手能力和严谨的工作作风。
1.2课程设计的基本技术要求1）根据课题要求，复习巩固数字电路有关专业基础知识；2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想；3) 掌握QUARTUS-2软件的使用方法;4) 熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析；5) 具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法;6) 掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法;7) 能根据设计要求对设计电路进行仿真和测试;8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。
fpga数字钟实验总结
fpga数字钟实验总结
FPGA数字钟实验总结：
本次FPGA数字钟实验旨在设计并实现一个基于FPGA的数字时钟。
通过该实验，我掌握了以下几个方面的知识和技能。
首先，我学会了使用FPGA开发工具进行电路设计和编程。
我使用了一种特定的硬件描述语言（HDL），如Verilog或VHDL，来描述时钟电路的功能和行为。
通过学习和实践，我能够熟练地使用FPGA开发工具创建和编辑代码。
其次，我了解了数字时钟的基本原理和组成部分。
数字时钟通常由时钟芯片、计数器、显示器和控制电路组成。
我学会了如何使用FPGA来实现这些功能，并通过编程控制时钟的显示方式和计时功能。
在实验过程中，我还学会了时序设计和逻辑电路的基本概念。
由于时钟电路需要精确的时序控制，我学会了如何设计和优化时钟电路的时序路径，以确保电路的正常运行和准确计时。
此外，我还学会了如何使用开发板上的按钮和开关等外部输入
设备来控制时钟的设置和调整功能。
通过编程，我能够实现时钟的
时间调整、闹钟设置等功能，并通过显示器将相应的信息展示出来。
最后，在实验过程中，我也遇到了一些挑战和问题。
例如，时
钟的精确性和稳定性是一个重要的考虑因素，我需要注意时钟信号
的抖动和噪声问题。
此外，时钟的显示方式和格式也需要根据实际
需求进行设计和调整。
通过本次FPGA数字钟实验，我不仅巩固了对数字电路和FPGA
开发的理论知识，还提高了实际操作和问题解决能力。
这个实验为
我今后在数字电路设计和嵌入式系统开发方面的学习和工作奠定了
坚实的基础。
(完整版)基于FPGA的数字电子钟系统设计毕业论文
基于FPGA的数字电子钟系统设计摘要随着电子技术的飞速发展，现代电子产品渗透到了社会的各个领域，并有力地推动着社会生产力的发展和社会信息化程度的提高。
在现代电子技术中，可编程器无疑是扮演着重要角色。
现场可编程门阵列(FPGA)是近年来迅速发展起来的新型可编程器，其灵活的可编程逻辑可以方便的实现高速数字信号处理。
它突破了并行处理、流水级数的限制，具有反复的可编程能力，从而有效的地利用了片上资源，加上高效的硬件描述语言(VHDL)，从而为数字系统设计提供了极大的方便。
本文较系统地介绍了FPGA的基本结构、基本原理、功能特点及其应用；阐述了数字系统设计的基本思想及设计流程，同时，也概述了FPGA在数字系统设计中的作用，基于FPGA的数字系统设计方法和流程；简要介绍了VHDL语言的发展历程，VHDL语言的功能特点等。
本文的主要内容是根据上述原理和方法设计一个电子钟系统，目的在于通过该系统的功能，体现出FPGA在数据处理中的应用。
该电子钟系统功能齐全，设计思路清晰。
系统程序基于VHDL语言，采用模块化设计方法。
系统设计包含8个子程序模块：分频组件、六十进制计数器组件、二十四进制计数器组件、闹钟设定组件、校时组件、i60BCD组件、i24BCD组件、以及二进制转换成七段码组件。
每个子程序均经过EDA 工具仿真，并附有仿真图，最后将各模块组装为一个整体——电子钟。
-关键词电子设计自动化；现场可编程门阵列；硬件描述语言；电子钟-Digital Electronic Clock DesignBased on Technology of FPGAAbstractWith the rapid development of electronic technology, modern electronic products , also increased. In modern electronic technology, the programmable logic devices play a key role.Field programmable gate arrays (FPGA), a new type of programmable device, is developing rapidly recent years.It introduced the concept of flexible programmable logic, which can realize -chip resources, coupled with efficient language VHDL, so as to design digital systems conveniently. This article introduces a system of the basic structure of the FPGA, the basic principle of features and applications; expounded on the basic design of digital systems thinking and design process, at the same time, also outlined the FPGA in the design of digital systems, FPGA-based digital system design methods and processes; gave a briefing on the development of VHDL language, VHDL language and other features.The main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the FPGA data processing of applications. The electronic clock system is fully functional, designed clear ideas. Based on VHDL system procedures, The system is modular in design methods. It includes 8 sub-system design process modules：frequency division system, 60 M counter system,24 M-counter system,Alarm clock settings system, timing system, i60BCD system, i24BCD system, and convert binary into Seven-Segment code system. each subroutine simulated by EDA tools, with a simulation map. The modules will be the final assembly as a whole - the electronic clock.Key words EDA;FPGA; VHDL; Electronic clock-目录摘要 (I)Abstract (II)第1章绪论 (1)1.1课题背景和意义 (1)1.2可编程器件的发展历程 (1)1.2.1早期的可编程器件——PLD (2)1.2.2高级可编程器件FPGACPLD (3)1.3国内外研究现状 (4)1.4本文主要内容 (5)第2章FPGA基本结构及数字系统设计原理 (6)2.1 FPGA的基本结构及工作原理 (6)2.1.1基于查找表结构的FPGA (8)2.1.2查找表结构的FPGA逻辑实现原理 (8)2.1.3 FPGA的工作原理 (9)2.2数字系统设计概述 (9)2.2.1数字系统的组成 (10)2.2.2数字系统设计方法 (10)2.2.3数字系统设计的一般过程 (11)2.3本章小结 (12)-第3章数字电子钟功能模块设计 (13)3.1数字系统设计中的FPGA (13)3.1.1 FPGA在数字系统设计中的作用 (13)3.1.2基于FPGA的应用系统设计 (13)3.2数字系统设计的重要工具——VHDL (16)3.2.1 VHDL语言的特点 (16)3.2.2基于VHDL的系统设计流程 (17)3.3电子钟主要功能模块设计 (18)3.3.1分频模块 (18)3.3.2六十进制计数器模块 (19)3.3.3二十四进制计数器模块 (20)3.3.4校时模块 (22)3.3.5 BCD七段显示译码器 (23)3.4本章小结 (23)第4章电子钟模拟仿真及其分析 (24)4.1系统设计的总体思路 (24)4.2各功能模块仿真分析 (25)4.2.1 分频组件 (25)4.2.2 六十进制计数器组件 (25)4.2.3 二十四进制计数器组件 (26)4.2.4 闹钟设定组件 (26)4.2.5 校时组件 (27)4.2.6 i60BCD组件 (28)4.2.7 i24BCD组件 (29)4.2.8 二进制转换成七段码组件 (30)4.3数字电子钟功能仿真图 (30)4.4采用FPGA设计优势分析 (33)4.5本章小结 (34)结论 (35)致谢 (36)参考文献 (37)附录A (38)附录B (43)附录C (47)附录D (48)第1章绪论1.1课题背景和意义20世纪70年代，随着中小规模集成电路的开发应用，传统的手工制图设计印刷电路板和集成电路的方法已无法满足设计的精度和效率的要求。
数电课程设计-基于FPGA的数字时钟的设计-图文
数电课程设计-基于FPGA的数字时钟的设计-图文基于FPGA的数字时钟的设计课题：基于FPGA的数字时钟的设计学院：电气信息工程学院专业：测量控制与仪器班级：08测控（2）班姓名：潘志东学号：083142392022年12月12日数字电路课程设计综述近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。
这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。
本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。
综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。
数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。
-2-数字电路课程设计1、课题要求1.1课程设计的性质与任务1）根据课题要求，复习巩固数字电路有关专业基础知识；2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想；3)掌握QUARTUS-2软件的使用方法;4)熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析；5)具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法;6)掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法;7)能根据设计要求对设计电路进行仿真和测试;基本功能：能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时，60分钟，60秒钟的计数器显示。
基于FPGA：电子钟的设计报告
电子钟的设计报告姓名：< >组别：< >专业班级：< >目录目录 (1)一、数字钟的设计要求 (2)二、顶层设计 (2)三、模块 (3)1.顶层模块 (3)2.分频器模块 (4)3.按键消抖模块 (4)4.计时模块 (5)5.显示模块 (6)6.报时和闹钟模块 (6)四、系统调试及运行结果分析 (7)1、硬件调试 (7)2、软件调试 (8)3、调试过程及结果 (8)（1）显示模块调试 (8)（2）时间系统模块调试 (9)五、总结 (9)一、数字钟的设计要求设计一个具有时、分、秒计时第二电子钟电路，按24小时制记时。
要求：1、准确计时，以数字形式显示时、分、秒的时间；2、具有分、时校正功能，校正输入脉冲频率为1Hz;3、具有仿广播电台整点报时的功能，即每逢59分51秒、53秒、55秒及57秒时，发出4声500Hz低音，在59分59秒时发出一声1kHz高音，它们的持续时间均为1秒。
最后一声高音结束的时刻恰好为正点时刻。
4、具有定时闹钟功能，且最长闹铃时间为一分钟。
要求可以任意设置闹钟的时、分；闹铃信号为500Hz和1kHz的方波信号，两种频率的信号交替输出，且均持续1S。
设置一个停止闹铃控制键，可以停止输出闹铃信号。
二、顶层设计采用自顶向下的设计方法，首先根据数字时钟的功能要求进行顶层设计和分析，用FPGA实现系统的计时、显示驱动、按键输入处理、仿广播电台整点报时的功能。
根据实训平台的硬件资源情况，输入信号包括时钟输入和按键输入，其中系统时钟由实训平台核心板50MHz晶振提供，拨码开关作为校时、闹钟时间设置和复位的信号输入，输出信号包括峰鸣器控制输出、8位动态数码管位选和段选控制输出。
数字电字时钟系统主要有分频器模块、按键消抖模块、计时模块、整点报时和闹铃模块和显示驱动模块构成。
三、模块1.顶层模块如下图所示。
2.分频器模块分频器模块的主要功能是为其他模块提供时钟信号。
基于FPGA的电子钟设计
基于FPGA的电子钟设计基于FPGA的电子钟设计随着物联网技术的发展，我们对于时间的要求也越来越精细。
电子钟作为一个基本的时间计量工具，其精度和稳定性至关重要。
而FPGA作为一种强大的可编程逻辑器件，具有高速、高效、灵活等优势，成为电子钟设计的重要基础。
一、电子钟的基本原理电子钟是指采用电路元器件、微处理器等电子器件构成的时钟。
其基本原理可以概括为：利用更精确的时间计量器件替代机械时钟中的发条和摆轮，同时采用数字处理器等电子元器件代替机械表盘展示时间。
电子钟的核心是时基电路，其作用是产生高精度的时间信号，为其它电路提供时间标准。
通常采用晶振、TCXO、OCXO等时基器件。
为了保证时间精度，还要从外部时钟或天线接收校正信号。
二、FPGA的优势FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，可以灵活地对电路进行编程和调整，从而实现不同的功能。
FPGA相对于ASIC（Application Specific Integrated Circuit），具有以下优点：1. 灵活性：FPGA可以通过重新编程来实现不同的逻辑功能，而ASIC则需要重新设计电路，成本和时间都比较高。
2. 高速：FPGA以可编程方式实现电路逻辑，减少了多级缓存的开销，因此运行速度更快。
3. 低功耗：FPGA可以在逻辑上进行优化，以达到低功耗效果，同时利用现代的制造技术，还可以采用低功耗工艺。
4. 可重用性：FPGA的电路设计可以在不同的项目中重复使用，从而提高了效率和经济性。
三、基于FPGA的电子钟设计基于FPGA的电子钟设计方案主要包括两部分，分别是时基电路和数码显示电路。
1. 时基电路设计时基电路是电子钟的核心部分，可以采用晶振、TCXO、OCXO等器件来产生高精度的时间信号。
在电子钟的设计中，一般还需要接收外部同步校时信号，用于校正时钟误差。
基于FPGA的时基电路设计主要包括以下几个部分：（1）时钟输入电路：接收来自外部同步信号的时钟脉冲，用于校准电子钟的误差。
基于FPGA的数字电路实验报告
·4位累加器
1.设计方案
需要用两个模块，一个用来进行保存工作，即累加器，另一个用来实现数据相加，即加法器。这样即可每次把数据加到总和里，实现累加器的工作。
2.原理说明及框图
基本原理为书上的结构图。只要实现了两个主要模块，再用线网连接即可。
State1
0
0
State1
State10
State1
0
0
State10
Empty
State101
0
0
State101
State1010
State1
0
0
State1010
Empty
Empty
0
1
经过状态化简，上面状态已经为最简状态。
状态装换图：
在用HDL代码实现时，利用always块和case语句实现有限状态机。
答：用两个异或门，比较计数器的输出与一个加数的大小，若相等时则输出低电平到累加器的使能端，则可停止累加。
实验9序列检测器的设计
·实验目的
掌握利用有限状态机实现时序逻辑的方法。
1实验原理：
有限状态机（FSM）本质上是由寄存器和组合逻辑电路构成的时序电路。次态由当前状态和输入一起决定，状态之间的转移和变化总是在时钟沿进行。有限状态机分为Moore型和Mealy型。Moore型有限状态机输出仅由当前状态决定；Mealy型有限状态机输出由当前状态和输入同时决定。
·思考题
1.给出锁存器的定义，它与边沿触发器的区别是什么？
答：锁存器是一种对脉冲电平敏感的存储单元电路,它可以在特定输入脉冲电平作用下改变状态。边沿触发器只有在固定的时钟上升沿或者下降沿来临时改变状态。可以通过锁存器实现边沿触发器。
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学生实验实习报告册
学年学期：
课程名称：
实验项目：基于FPGA的数字电子钟的设计与实现
姓名：
学院和专业：
班级：
指导教师：
重庆邮电大学教务处制
1.系统顶层模块设计（如：图一 0）
图一0
2.主要功能模块电路设计
2.1分频模块
这是分频模块的顶层设计图主要完成了把50MHz的时钟信号降频为1KHz、500Hz、1Hz 图一 1
图一 1
这是其中100分频计数器的计数器图一 2
图一 2
2.2计时模块
分、秒计时模块（实现模60计数）图二 1 这是两个模60计数器，
图二 1
其中是连在一起的，把秒钟的进位信号接到分钟计数模块的接收端
2.2.1小时计时模块（实现模24计数图二 2）
这是模24计数器（如图：图二 2），是用74390来实现，47390 是下降沿有效
图二 2
2.3数码管动态显示模块
这是动态显示模块的顶层设计图，如图：图二 3
图二 3
2.3.1扫描模块couner6（实现6位数码管的扫描图二 4）
该模块需使用74390设计一个模6的计数器。
实现了模值为6的计数功能其中应该接好 global 用作延时
图二 4
位选模块dig_select(3-8译码器用作控制哪一个数码显示器亮) 图二 5 该模块用于选择 6位数码管中的某一位显示相应字形。
74138为
图二 5
2.3.2段选模块seg_select 图二 6
该模块功能是从6组4bit信号中选择一组作输出。
图二 6
2.3.3译码模块decoder（实现了把8421码，译码成数码管的显示）图二 7
图二 7
2.4整点报时
设计思路：首先要做到在整点的时候报时（也就是说再整点的时候蜂鸣器响），那么我们就观察在整点的时候电路有什么特征。
我们观察到的特征就是：在整点的时候秒钟，分钟都是为零的，也就是说在正点的时候分钟秒钟的二进制数每位都是为零的，那么这就是我们控制蜂鸣器响的条件了。
那就是把秒钟分钟的每个线或非一下就好了。
但是我们要实现蜂鸣器响几秒，那么就再秒钟的低两位上就不接，就实现了响四秒。
图三 1
2.5调时功能
在设计调时间功能的时候，首先就想到我们直接在计数器的cp信号上接上一个开关然后手动给cp然后计数器增加，但是我们在不用调时的时候就是正常的时钟，那么我们就用一个二选一数选器来实现选择计数器的cp信号的来自我们手动给还是来自上一个计数器的进位信号。
同时在我们挑时间的时候时钟是暂停了，实现暂停就是我们用一个与门加上一个选着
端，选择端是1时1Hz 的时钟信号就通，否则就断开。
2.6秒表
秒钟的思路就来自于我们的普通时钟只是我们用的是100Hz 时钟信号。
然后我们是用100模60模60模的计数器。
秒表是要清零的那么我们就用74390的复位端，其中我们要用一个或门在选着我们的手动清零端和计数器的自动清零端。
秒表的暂停和
开始功能就是用一个与门接通和断开最开始的100Hz 时钟信号。
图四 1 图四 1
2.7消抖电路
图五 2 3.各模块的测试方案及测试结果
3.1计时模块
3.1.1分、秒计时模块（实现模60计数）
测试方案：用quartus II软件仿真模60计数结果。
测试结果：图六 1为模60仿真结果。
图六 1 3.1.2小时计时模块（实现模24计数）
测试方案：用quartus II软件仿真模24计数结果。
测试结果：图六 2 为模24仿真结果。
图六 2
3.1.3秒表最低位（实现模100计数）
测试方案：用quartus II软件仿真模100计数结果。
测试结果：图六 3 为模24仿真结果。
图六 3 3.2数码管动态显示模块
3.2.1扫描模块counter6
测试方案：用quartus II软件仿真模6计数结果。
测试结果：图六 4 为模6仿真结果。
图六 4
，没有加缓冲器导致波形有错3.2.2位选模块dig_select（实现数码管的选择）
测试方案：用quartus II软件仿真模6计数结果。
测试结果：图六 5 为模6仿真结果。
图六 5
图六 6 3.3系统总体测试
4.系统设计实现过程中遇到的主要问题、解决思路和解决方案
4.1在消抖动电路中，最开始做的电路没有达到消去抖动的目的，后来用仿真波形测试，发现只
要增加D触发器的个数就好了。
4.2校时电路的时候我是用的与门来选择是接通开关还是上一个计数器的进位信号的时候发现
要是我们我们的进位信号是维持在低电平，会阻断我们按键线路连接到计数器的clk端，后来选用二选一数选器来选择这两个cp时钟信号就行了。
5.心得体会
5.1在这个学期的数字电路学习中收获颇多，特别是在数字电路的实验课中真的是学到了有用的
知识，使得同学们更加的了解了电路的特性，使得我们在以后的学习和工作中都学到了有用的理论和动手的能力。
老师对我们是真的好，不仅教授我们有用的电路知识，更是提高了，同学们的实际动手能力。
这在我们以后的工作中打下了坚实的基础。
6.“数字电路与逻辑设计实验A”实验报告评阅表。