第五章 CMOS集成电路版图设计
CMOS 模拟集成电路课件完整
VTHN VTHN0
2qsi Na Cox
VGS 1 0 1.0 VDS 2 0 5
.op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe
*model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.end
Systems
Ch13 开关电容电路
Ch14 DAC/ADC
complex Ch10 运算放大器 Ch7 频率响应
Ch11 稳定性和频 率补偿
Ch8 噪声
Ch12 比较器 Ch9 反馈
Ch3 电流源电流镜 simple Ch4 基准源 Circuits
Devices
Ch5 单级放大器 ch2 MOS器件
*Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u
VGS 1 0 1.0 VDS 2 0 5
设计
属性/规范
系统/电路1
系统/电路2 系统/电路3
……
一般产品描述、想法 系统规范要求的定义
系统设计 电路模块规范定义
电路实现 电路仿真
否
是否满足系统规范
是 物理（版图）设计
物理（版图）验证
寄生参数提取及后仿真
否
是否满足系统规范
CMOS版图设计
第5章CMOS版图设计5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化2/783/785.1 版图设计基本概念⏹什么是版图设计？☐Layout design ：定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置。
⏹版图设计的内容☐布局：就是将组成集成电路的各部分合理地布置在芯片上。
安排各个晶体管、基本单元、复杂单元在芯片上的位置。
☐布线：就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。
设计走线，实现管间、门间、单元间的互连。
☐尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（宽度）以及晶体管与互连之间的相对尺寸等。
4/78⏹版图设计的目标☐满足电路功能、性能指标、质量要求☐尽可能节省面积，以提高集成度，降低成本☐尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性5/78EDA工具的作用(EDA: Electronic Design Automation)⏹版图编辑☐规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）⏹规则检查☐版图与电路图一致性检查（LVS，Layout VersusSchematic）☐设计规则检查（DRC，Design Rule Checker）☐电气规则检查（ERC，Electrical Rule Checker）⏹布局布线☐Place and route，自动给出版图布局与布线6/787/78电路图与版图一致性检查（LVS ）从版图中提取的电路同原电路相比较，其方法通常是将两者的网表进行对比。
比较的结果，可以是完全一致或两者不全一致，设计者应对所示的错误进行必要的版图修改。
电路图与版图一致性检查（LVS: Layout Versus Schematic ）设计规则检验（DRC：Design Rule Check）设计规则检查是一个运用版图数据库检查在版图上涉及的每条设计规则的程序。
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
制造工艺-CMOS集成电路原理图及版图
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
2012年春季
P+ …N…+. P+
N阱
P型衬底
28中北大学
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
PNP
注：
薄氧
由于P衬底接最低电位vss/gnd
因此，VPNP集电极也必须接
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
2012年春季
N+埋层
P P(G- ND)
N+
Sub
EB C
N+ P
N+
P+
N–-epi
60
60中北大学
版图设计
• 电子设计 + 绘图艺术 • 仔细设计，确保质量
2012年春季
61中北大学
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。
MIM 上电级
第n-1层金属
电容区的下方不要走线；
2012年春季
20中北大学
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
2012年春季
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
21中北大学
MOS电容
CGS
累积区
强反型
vss/gnd 。
C
B
CMOS集成电路版图TannerL-Edit设计入门
2019/12/3
(三)本课程所用规则的设计-4
铝引线孔距多晶硅最小距离5um Metal1 Contact to Poly spacing =5um
多晶硅对引线孔的最小覆盖2.5um Poly surround Metal Contact = 2.5um
压焊点100*100um*um,压焊点距电路 30um
2019/12/3
L-Edit画版图的详细步骤
1、将屏幕改为256色，打开L-Edit程序，系统自动将 工作文件命名为L ayout1.sdb； 2、选择save as命令，将文件另存为新文件名； 3、 取代设定：选择Replace setup命令，进行设计规 则取代(如果用其他设计规则，可以输入设计规则)； 4、编辑组件，进行环境设定：选择setup—design命 令对单位格点等进行设定； 5、选取图层;
2019/12/3
（二）例外情况的忽略（ignore）
采用此来设置一些可以忽略的情况，对于特定的规则设置才有用。
Coincidences 边界一致的可以被忽略. Intersections 物体之间交叉的 、If layer 2 completely encloses layer 1
Surround . Surround
2019/12/3
集成电路版图设计入门
钟福如 邮箱：zfr02s03tom 电子科技大学成都学院
主要内容：
2019/12/3
版图设计概念； 版图设计流程及在IC设计中的位置； Tanner版图流程举例（反相器等）。
版图设计概念
2019/12/3
定义：版图设计是创建工程制图（网表）的精确 的物理描述过程，而这一物理描述遵守有制造 工艺、设计流程以及通过仿真显示为可行的性 能要求所带来的一系列约束。
集成电路版图设计基础第五章：匹配
school of phye
basics of ic layout design
19
匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
school of phye
basics of ic layout design
20
匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
school of phye
basics of ic layout design
6
简单匹配 - matching single transistor
school of phye
basics of ic layout design
16
匹配方法 之二：交叉法 interdigitating device
CMOS集成电路制造工艺及版图设计
叠放metal1层:
叠放metal2层:
●侧视图显示叠放顺序 ●绝缘层将两金属层分隔开
每层的图形由顶视图表 示，SiO2是透明玻璃
7.2 互连线电阻和电容
互连线电阻和电容使传播延时增加 互连线电阻会消耗功率 互连线电容会偶合进额外的噪声，影响电 路可靠性
不同金属材料电阻率
连线的寄生电容（与衬底或连线之间）
5、氮化硅SiN4淀积
• 用于表面覆盖，对大多数物质原 子有阻挡作用，防污染。 • 介电常数较大：7 0 • 绝缘，可用于在电气上隔离相邻 场效应管。 • 同SiO2一样，能被化学漂洗掉。
6、化学机械抛光CMP
7、刻蚀
• 先将掩模(mask)图案转移到涂上光刻胶的硅片上。 • mask 或 reticle：玻璃上覆盖铬图案。
电路）
• 5.CSP（Chip Size Package）芯片尺寸封装 （引脚多，面积小，频率高）
引线键合封装（wire-bonding）
Substrate Die Pad Lead Frame
倒装片封装（Flip-chip）
优点：压焊块可在芯片上任何位置， 具有非常好的电气性能。
Die
Solder bumps
• CPU的封装发展史：
• 1.DIP（Dual.In－line Package）双列直插式封装 （适合PCB板，pin少，面积比大） • 2.PQFP（Plastic Quad Flat Package）塑料方型扁平式封装和PFP（Plastic Flat Package）塑料扁平组件式封装 （密集，面积比小，适合高频电路） • 3. PGA（Pin Grid Array Package）插针网格阵列封装 （拔插方便，适合高频 电路） • 4.BGA（Ball Grid Array Package）球栅阵列封装 （引脚多，但是间距大，适合更高频率
CMOS集成电路设计课件
鲁棒设计
鲁棒设计
电路性能随工艺、电源电压、温度而变化
器件模型参数的改变
阈值电压、二级效应参数 工艺角参数 TT、FF、SS、FNSP、SNFP 鲁棒设计电路性能随工艺、源压温度而变化器件模型
电源电压对器件工作区的影响
电压变化范围：20%
温度的范围
室温：25度、或50度 民品、军品
简单电路
单级放大器、差动放大器、电路偏置、电流镜电路
器件
CMOS工艺、器件物理、器件Spice参数、 *版图设计、*电路模拟
模拟集成电路设计步骤
设计要求描述
电路设计
与设计指标比较
模拟集成电路设计步骤要求描述定义与指标比
设计定义 执行设计
仿真
物理层设计 芯片设计
物理层设计 物理层验证 提取寄生参数
芯片制造
磁盘驱动器中的模块电路（C/filter …
磁盘驱动器中的模块电路（3）写发送扰码、RL编
小结
什么是模拟集成电路设计，模拟集成电路设计和分立模拟 电路与数字电路设计的区别，设计的难点。 设计步骤和直观的、层次的、鲁棒的设计。 模拟集成电路的应用、不同的信号带宽和工艺对模拟电路 的影响。 模拟信号处理系统设计和各种典型的模拟电路模块 小结什么是模拟集成电路设计，和分立 VLSI混合模拟信号电路设计举例
考核标准和联系方式
考核标准 平时作业 设计课题 期中练习 期末 联系方式
15% 15% 15% 55%
%5考核标准和联系方式1
导论
1.1 模拟集成电路设计的特点
层次化设计 设计步骤 鲁棒（robust）设计
1.2 模拟集成电路的应用 导论1.模拟集成电路设计的特点层次化2 1.3 模拟信号处理 1.4 混合信号电路举例
第五章 MOS集成电路的版图设计-1
四川大学物理科学与技术学院
NLDD (198)
P31
P+
P well
P+
N well
P+
P substrate
NMOS S/D Extension (SDE)
专用集成电路设计实验室
四川大学物理科学与技术学院
PLDD (197)
BF2
P+
P well
P+
N well
P+
P substrate
PMOS S/D Extension (SDE)
硅圆片及其芯片部位
Classification of Silicon Technology
IC设计主要流程
复杂的 物理 化学 过程
系统总体方案
电路设计 工艺设计
版图设计
生成PG带制作掩模版 工艺流片 测试、划片封装
硅平面工艺是制造MOS IC 的基础。利用不同的 掩膜版，可以获得不同功能的集成电路。因此， MOS IC版图的设计就成为开发新品种和制造合格 集成电路的关键。 目前的版图设计方法有三种：
专用集成电路设计实验室
四川大学物理科学与技术学院
Vtp Implant (197)
BF2
P+
P well
P+
N well
P+
P substrate
Channel profiling. Typically involves more than one implantation steps for adjusting PMOS device threshold (shallow) and increase anti-punch-through robustness (deep).
CMOS模拟集成电路版图设计课程大纲
CMOS模拟集成电路版图设计课程大纲第一讲CMOS模拟集成电路版图基础⏹CMOS模拟版图概述⏹CMOS模拟集成电路版图的定义⏹CMOS模拟集成电路版图设计流程❑版图规划❑版图设计实现❑版图验证❑版图完成⏹CMOS模拟集成电路版图设计工具第二讲模拟集成电路版图器件与互连⏹概述⏹器件❑MOS管❑电阻❑电容❑电感❑三极管⏹互连❑金属（第一层金属，第二层金属……）❑通孔第三讲寄生参数⏹概述⏹寄生电容⏹线电阻压降（IR drop）⏹寄生电感⏹连线寄生模型⏹MOS管寄生效应第四讲器件匹配⏹概述⏹指状交叉法线⏹共质心法⏹虚拟器件⏹MOS晶体管匹配⏹电阻匹配⏹电容匹配⏹差分线布线⏹器件匹配总则第五讲设计规则⏹概述⏹工艺库中各类器件的层信息⏹设计规则细则⏹工业标准的基本数据格式第六讲验证⏹设计规则检查（DRC）Design Rule Check⏹版图与电路图的对照（LVS）Layout Versus Schematic⏹电气规则检查（ERC）Electrical Rule Check⏹天线规则检查（ANT）⏹静电放电检查（ESD）第七讲可靠性设计⏹天线效应⏹闩锁效应⏹静电放电保护（Electro-Static Discharge ，ESD）⏹数模混合集成电路版图设计第八讲工艺设计工具包（PDK）⏹ 1.PDK名称的涵义⏹ 2.PDK中包含的内容● 2.1 IO lib2.1.1 GDS文件的导入操作2.1.2 网表导入2.1.3 IO使用文档介绍● 2.2 SMIC_13_PDK_v2.6_20142.2.1 Smic13mmrf_1233文件夹2.2.2 model 文件夹2.2.3 Calibre 文件夹● 2.3 SMIC_13_TF_LG_LIST_2014122.3.1 Standard cell Timing lib2.3.2 Calview.cellmap2.3.3 Standard cell netlist及网表导入操作2.3.4 Ant rule （天线规则）第九讲Cadence spectre概述与操作界面⏹Cadence spectre 概述⏹Cadence spectre的特点⏹Cadence spectre的仿真设计方法⏹Cadence spectre与其他EDA软件的连接⏹Cadence spectre的基本操作第十讲Spectre窗口和库元件⏹模拟设计环境（Analog Design Environment）⏹波形显示窗口（Waveform）⏹波形计算器（Waveform Calculator）⏹Spectre库中的基本器件第十讲Cadence Virtuoso版图设计工具⏹Cadence Virtuoso概述⏹Virtuoso 界面介绍⏹Virtuoso 基本操作第十一讲Mentor Calibre版图验证工具⏹Mentor Calibre版图验证工具概述⏹Mentor Calibre版图验证工具调用⏹Mentor Calibre DRC验证⏹Mentor Calibre LVS验证⏹Mentor Calibre寄生参数提取(PEX)第十二讲版图设计与验证流程实例⏹设计环境准备⏹反相器链电路的建立和前仿真⏹反相器链版图设计⏹反相器链版图验证与参数提取⏹反相器链电路后仿真⏹输入输出单元环设计⏹主体电路版图与输入输出单元环的连接⏹导出GDSII文件。
集成电路版图基础CMOS版图篇
集成电路版图基础CMOS版图篇
3、图形绘制
集成电路版图基础CMOS版图篇
英特尔65纳米双核处理器的扫描电镜(SEM)截面图
集成电路版图基础CMOS版图篇
常用图层
版图图层名称 Nwell Active Pselect Nselect Poly cc Metal1 Metal2 Via
含义 N阱 有源扩散区 P型注入掩膜 N型注入掩膜 多晶硅 引线孔 第一层金属 第二层金属 通孔
大尺寸器件普遍应用于：
缓冲器（buffer）、
运放对管、
VDD
系统输出级。
BIAS
IN
OUT
IN-
IN
IN+
OUT
OUT
GND 集成电路版图基础CMOS版图篇
buffer 对管
集成电路版图基础CMOS版图篇
缓冲器中的一级反相器
集成电路版图基础CMOS版图篇
运放对管
集成电路版图基础CMOS版图篇
集成电路版图基础CMOS版图篇
完整的MOS管版版图必须包含两个部 分：
a）由源、栅和漏组成的器件；
b）衬底连接。
源区、沟道区和漏区合称为MOS管的 有源区(Active），有源区之外的区域 定义为场区（Fox)。有源区和场区之 和就是整个芯片表面即基片衬底 （SUB）。
集成电路版图基础CMOS版图篇
集成电路版图基础CMOS版图篇
(2)最小间距 例如，金属、多晶、
有源区或阱都必须 保持最小间距。
集成电路版图基础CMOS版图篇
(3)最小包围 例如，N阱、N+离
子注入和P+离子注 入包围有源区应该 有足够的余量;多晶 硅、有源区和金属 对接触孔四周要保 持一定的覆盖。
cmos集成电路版图课程设计
cmos集成电路版图课程设计一、课程目标知识目标：1. 让学生掌握CMOS集成电路版图的基本概念，包括版图设计原理、构成要素及其相互关系。
2. 使学生了解CMOS工艺流程，理解不同工艺对版图设计的影响。
3. 帮助学生掌握版图设计中的关键参数，如线宽、间距、面积等，并能运用这些参数进行版图优化。
技能目标：1. 培养学生运用EDA工具进行CMOS集成电路版图设计的能力。
2. 培养学生分析和解决版图设计过程中遇到的问题，提高版图设计的实际操作能力。
3. 培养学生具备团队协作和沟通能力，能够在项目中与他人共同完成版图设计任务。
情感态度价值观目标：1. 培养学生对CMOS集成电路版图设计的兴趣，激发学习热情。
2. 培养学生严谨、细致的学习态度，养成精益求精的工作习惯。
3. 使学生认识到版图设计在集成电路领域的重要性，增强学生的责任感和使命感。
本课程针对高年级电子科学与技术专业学生，结合课程性质、学生特点和教学要求，将课程目标分解为具体的学习成果。
通过本课程的学习，学生将能够掌握CMOS集成电路版图设计的基本知识和技能，为今后的专业发展和就业奠定坚实基础。
二、教学内容本课程教学内容主要包括以下几部分：1. CMOS集成电路版图基本原理：介绍版图设计的基本概念、构成要素及其相互关系，包括晶体管、连线、电源地网络等。
2. CMOS工艺流程：讲解CMOS工艺的基本流程，分析不同工艺对版图设计的影响，如光刻、刻蚀、离子注入等。
3. 版图设计方法：教授版图设计的基本方法，包括版图布局、布线、封装等，以及版图优化技巧。
4. EDA工具应用：介绍版图设计自动化工具，如Cadence、Mentor Graphics等，指导学生运用这些工具进行版图设计。
5. 版图设计实例分析：分析实际项目中CMOS集成电路版图设计案例，使学生了解版图设计在实际应用中的关键问题。
教学内容安排如下：第1周：版图基本原理及构成要素第2周：CMOS工艺流程及其对版图设计的影响第3-4周：版图设计方法及技巧第5-6周：EDA工具应用及版图设计实践第7周：版图设计实例分析及讨论教材章节对应内容如下：第1章：CMOS集成电路版图基本原理第2章：CMOS工艺流程第3章：版图设计方法第4章：EDA工具应用第5章：版图设计实例分析三、教学方法为确保教学效果，充分激发学生的学习兴趣和主动性，本课程将采用以下多样化的教学方法：1. 讲授法：通过系统讲解CMOS集成电路版图的基本原理、工艺流程和设计方法，为学生奠定扎实的理论基础。
第五章CMOS集成电路版图设计.
VDD MP Vo MN
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
2018/10/18 韩 良 6
o增大 Vi
0
V*
VDD
5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续）
(3) 根据上述结果最终确定等效的 PMOS管和NMOS管的最小W/L。 (4) 根据电路结构和等 效的W/L确定每个管 的W/L 。 无比电路VOL与o无关 nor2
2018/10/18 韩 良 7
VDD MP Vi
VDD
Vo MN
A B F
5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路 (1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
2018/10/18 韩 良 20
GND
5.2.3 优化设计 3. 宽沟器件的优化设计 (1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
2018/10/18 韩 良 21
MOS管的源漏区具 有可互换性。
2018/10/18 韩 良 11
§5-2 版图的布局布线
2018/10/18
韩 良
12
思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
集成电路课程设计--cmos反相器的电路设计及版图设计
目录摘要 (3)绪论 (5)1软件介绍及电路原理 (6)1.1软件介绍 (6)1.2电路原理 (6)2原理图绘制 (8)3电路仿真 (10)3.1瞬态仿真 (10)3.2直流仿真 (11)4版图设计及验证 (12)4.1绘制反相器版图的前期设置 (12)4.2绘制反相器版图 (13)4.3 DRC验证 (15)结束语 (17)参考文献 (18)摘要CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。
集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。
本文将简单的介绍基于ORCAD和L-EDIT的CMOS反相器的电路仿真和版图设计，通过CMOS反相器的电路设计及版图设计过程，我们将了解并熟悉集成电路CAD的一种基本方法和操作过程。
关键词：CMOS反相器ORCAD L-EDIT版图设计AbstractThe huge development potential of CMOS technology itself is the foundation of sustainable development of IC high speed. The manufacturing level of development of the integrated circuit to the deep sub micron technology, CMOS low power consumption, high speed and high integration have been fully reflected. In this paper, the circuit simulation and layout design of ORCAD and L-EDIT CMOS inverter based on simple introduction, through the circuit design and layout design process of CMOS inverter, we will understand and a basic method and operation process, familiar with IC CAD.Keywords: CMOS inverter layout ORCAD L-EDIT绪论20世纪是IC迅速发展的时代。
CMOS集成电路版图TannerL-Edit设计入门
2019/10/19
2019/10/19
2019/10/19
2019/10/19
设计参数的设Βιβλιοθήκη Setup>Design 该对话框共有六页，分别是： Technology(工艺参数)、Grid(网格参数)、 Selection(选择参数)、Drawing(绘图参数)、 Curves(曲线参数)、Xref files(外部交叉引 用参数)
2019/10/19
（7）Extension
一个层上的物体必 须超过另一个层上 的物体的边界的最 小尺寸。当：距离 超过指定数字、 只有一边刚好重合， 其他都在物体之外、 被完全surround 的时候，不算是违 背规则
2019/10/19
（8）Density
2019/10/19
The density rule finds and flags objects on the derived density layer specified in Layer1.
(一)、设计的类型
Minimum Width Exact Width Not Exist Spacing Surround Overlap Extension Density
2019/10/19
（1）Minimum Width
2019/10/19
该层上所有object在任意方向上的宽度
The layer specified must be a Density type derived layer. Violations to the rule include any polygons output to a density layer. 按照规则，查找layer1下拉选框中制定的密度推导层 中的对象，并对其加以标志。Layer1下拉选框中制定 的图层必须是密度类型的推导层。如有多变性输出到 密度层，就构成违规。
第五章 MOS集成电路的版图设计-2.
Vin (Polysilicon)
vdd N WELL
Pimp
Nimp
Nimp
Vout Pimp
CMOS 的反相器的橫截面圖與佈局(layout)圖
p管薄氧化区与n管薄氧化区的间距p阱cmos工艺版图设计规则图形设计规则及内容规则m原因阱区阱区阱的最小宽度9保证光刻精度和器件尺寸阱间的最小距离20防止不同电位阱间干扰有源区有源区最小宽度6保证器件尺寸减小窄沟效应最小间距6减小寄生效应阱内n有源区与阱最小间距9保证光刻精度和场区尺寸阱内p有源区与阱最小间距6保证形成良好的阱接触阱外n有源区与阱最小间距6保证阱和衬底间pn结的特性阱外p有源区与阱最小间距9抑制latchup多晶硅多晶硅最小线宽3保证器件特性和多晶硅电导保证器件特性和多晶硅电导最小间距3防止多晶硅联条硅栅在有源区外的最小露头4保证形成完整的mosfet硅栅与有源区最小内间距4保证电流在硅栅内的均匀流动保证电流在硅栅内的均匀流动多晶硅与有源区最小外间距2保证沟道区尺寸防短路注入注入对有源区最小覆盖3保证源漏区能完整地注入对外部有源区最小间距6防止p区n区互相影响注入区最小宽度6保证足够的接触区注入区最小间距3防止互相影响引线孔引线孔引线孔最小面积33保证孔的形成和良好接触孔间最小间距3保证良好接触孔距硅栅的最小间距3防止源漏与栅短路有源区多晶硅对孔的最小覆盖多晶硅对孔的最小覆盖2防止漏电和短路多晶硅接触孔与有源区的最小间距多晶硅接触孔与有源区的最小间距3防止漏电和短路金属金属金属引线的最小线宽3保证金属线的形成和良好导电保证金属线的形成和良好导电宽引线最小间距线宽10m线宽线宽10m36防止金属联条对引线孔的最小覆盖2保证接触和防止断路压焊点面积1102可靠接触压焊点间距90可靠接触钝化钝化金属对钝化孔的最小覆盖6可靠接触版图数据交换格式?通用格式
chapter 5 CMOS版图设计基础
5.1 版图设计入门
版图设计的目标
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成 本 尽可能缩短连线，以减少复杂度，缩短延 时、改善可靠性
5.1 版图设计入门
版图编辑
EDA工具的作用 工具的作用
规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）
规则检验
版图与电路图一致性检验（LVS，Layout Versus Schematic） 设计规则检验（DRC，Design Rule Checker） 电气规则检验（ERC，Electrical Rule Checker）
2010-12-25
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实验所采用的设计规则
表 ： 接 触 孔 规 则 规则 5.1 5.2a 5.2b 5.3 6.1 6.2 6.3 6.4 描述 Poly Contact Exact Size FieldPoly Overlap of PolyCnt Not-Exists: PolyCnt_not_on_Poly PolyContact to PolyContact Spacing Active Contact Exact Size FieldActive Overlap of ActCnt ActCnt to ActCnt Spacing Active Contact to Gate Spacing 规则类型 Exact width Surround Not exist Spacing Exact width Surround Spacing Spacing 2 2 1.5 2 2 lambda 2 1.5 5
截面图
有源区图形 有源区最小宽度 相邻有源区边与边 之间的最小间距
5.3 基本工艺层版图
掺杂硅区:n+ 掺杂硅区
(最新整理)第5章CMOS集成电路的版图设计
2) 选项框。
2021/7/26
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3) 显示对话框的方法： ① 若菜单命令后有三点，标准框会自动出现； ② 使用命令时双击中键或按＜F3＞键。
Move的选项对话框
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5.3.4 使用Option菜单进行版图编辑窗设置
1. 显示命令 选命令Option→Display…＜e＞，＝＞“Display Options”对话框 。
若新库名为abcd,建库完成后在CIW中显示：
Design Libraryˋabcdˊsuccessfully attached to technology Library
ˋcsms15techˊ 新库abcd已成功建立。
从库管理器建立新库的另一种方法
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(6) 建立新文件:在库管理器,选命令File→New→Cell view…。在Create New File框 内输入库名和单元名(inv)后，先将tool选为virtuoso，在View Name的文本区会自动 生成Layout，点击Ok按钮，将同时出现版图编辑窗（virtuoso Layout Editing）和 层选择窗（LSW：Layer Select window）。
在ASCII Technology File区输入技术文件名
报告技术文件加载成功
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(5) 方法2：选“Attach to an existing techfile”,出现Attach Design Library to Technology File对话框。在Technology Library文本区下拉菜单中选择技术库，例如 csmc15tech,按OK按钮即完成建库。
集成电路原理-MOS集成电路的版图设计
（9）反刻Al 除去其余的光刻胶，在整个硅片上 蒸发或淀积一层Al（约1m厚）， 用反刻Al的掩模版反刻、腐蚀出需 要的Al连接图形。
（10）刻钝化孔 生长一层钝化层（如PSG），对器 件/电路进行平坦化和保护。通过钝 化版刻出钝化孔（压焊孔）。
图5-6 硅栅NMOS工艺流程示意图
整Hale Waihona Puke 课件若要形成耗尽型NMOS器件，只需在第（5）、（6）步之间加 一道掩模版，进行沟道区离子注入。
NMOS工艺流程的实质性概括： P型掺杂的单晶硅片上生长一层厚SiO2。 MK1—刻出有源区或其他扩散区（薄氧化版/扩散版）。 MK2—形成耗尽型器件时，刻出离子注入区。 MK3—刻多晶硅图形（栅、多晶硅连线）。
当L0，有：
r
c
dV dt
2V x2
（5-3）
近似处理，求解得：
(V ou ) t rc( L )2[N (N 21 )] （5-4）
整理课件
若 N L ，则有： L
(Vout)
r
c 2
L2
（5-5）
注意：
此时，若按集总模型处理：即将整个长连线等效为一总的
R总、C总，则；
图5-2 集总模型等效电路
整理课件
（7）刻多晶硅，自对准扩散 用多晶硅版刻出多晶硅图形，再用 有源区版刻掉有源区上的氧化层， 高温下以n型杂质对有源区进行扩散 （1000℃左右）。此时耐高温的多 晶硅和下面的氧化层起掩蔽作用 ——自对准工艺
（8）刻接触孔 在 硅 片 上 再 生 长 一 层 SiO2， 用 接 触 孔版刻出接触孔。
整理课件
(V o) u tR 总 C 总 dW L otx o L x W rcL 2 （5-6）
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VDD n+ Vo
Vi
GND n+ N -阱 n+ N -阱 p+ n+ n+
p+
RW
p+
p+
RS
韩 良 26
P-Sub
2015/8/4
5.3.3 内部电路的抗闩锁设计 (1)内部一般电路工作电压低，工作电流小， 一般采用的方法是：充分且均匀地布置P型 衬底电源的欧姆接触孔和N型衬底地的欧姆 接触孔，用金属线直接连接到电源或地。 (2) 工作电流较大的器件（单元）或状态同 步转换集中的模块，一般采用保护环（N+ 环或P+环）的结构。
44
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5.4.3电阻-二极管保护电路 1. 基本原理（续） + R 2为N 电阻，起延迟、 VDD 缓冲作用，防止外来高 Dp1 电压直接作用于MOS管 MP pad R1 R2 的栅极。阻值一般在几 十 左右。 MN Dn1 Dn2是R2形成的寄生二极 Dn2 管，起到进一步的保护 VSS 作用。
5.2.3 优化设计 4. 复用单元的设计 将常用结构的 组合图形（包括电 路单元）按设计规 则要求设计为可复 用的单元，供设计 过程中调用， 减少设计错 误，并便于 修改。
2015/8/4 韩 良
Active Contact
Poly Contact
Via1
PAD
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§5-3 CMOS电路的抗闩锁设计
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5.2.2 布线 2. 布线示例
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韩 良
18
5.2.3 优化设计 1. 源漏区面积优化
相邻同型MOS 管源漏区相连接时 采用有源区直接连 接可以减小源漏区 面积，减小寄生电 容和漏电，也减小 了芯片面积。
2015/8/4 韩 良 19
1
2
5.2.3 优化设计 2. 器件排序优化 通过排序优化可以提高速度，减小漏电。
2015/8/4
韩 良
31
5.3.4 芯片外围电路的抗闩锁设计 双环结构示意图
地 P
电 源 N P P N阱
韩 良
电 源 N
地 P
电 源 地 N
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地 N N P衬底 P
电 源 N
P
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5.3.4 芯片外围电路的抗闩锁设计 输出驱动单元局部版图示例
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韩 良
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§5-4 MOS电路的抗静电设计
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韩 良
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思考题
1. MOS电路为什么要有抗静电设计？
2. 对静电保护电路有何要求？
3. 静电保护电路由那些形式？保护原 理是什么？
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韩 良
35
5.4.1 MOS电路抗静电设计的必要性
VDD
在测试、封装和使用过程中 MP pad 来自人体或设备的静电可达几 MN 千伏以上，而 MOS器件的栅氧 VSS 化层很薄，面积很小，绝缘性 能又很好，因此静电电荷形成 VDD 很高的电压足以使栅氧化层击 MP pad 穿，使器件失效。因此，采用 MN 抗静电保护设计措施是MOS电 路得以应用发展的必要前提。 VSS
MOS管的源漏区具 有可互换性。
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§5-2 版图的布局布线
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12
思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
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韩 良
13
5.2.1 布局 1.布局的基本原则 芯片的布局设计是要解决电路图或逻辑 图中的每个元件、功能单元在版图中的位置 摆布、压焊点分布、电源线和地线以及主要 信号线的走向等。 首先确定电路中主要单元（元件）的位 置，再以主要单元为中心安置次主要单元和 次要单元。 相关单元（包括压点）要尽量靠近，以 主要单元为主调整单元（器件）的形状和位 置，方便布线，缩短布线。
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于长沟器件，应根据工艺水平先考虑确 定沟道宽度W，然后再根据已确定W/L的值 来确定L的值。 L W
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5.1.4 MOS管源漏区尺寸的确定
一般是根据MOS管的沟道宽度W和相 关的设计规则来确定源漏区最小尺寸。源 漏区尺寸越小，寄生电容以及漏电就越小。 对于W/L较大的器件一般采用叉指状 图形。
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韩 良
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5.4.1 ESD模式分类 1. 人体放电模式 人体放电模式(HBM)的ESD是指因人体 在地上走动磨擦或其它因素在人体上已累积 了静电，当此人去碰触到IC时，人体上的静 电便会经由IC的脚(pin)而进入IC内，再经由
IC放电到地去。
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5.4.1 ESD模式分类 2. 机器放电模式 机器放电模式的ESD是指机器(例如机械 手臂)本身累积了静电，当此机器去碰触到IC 时，该静电便经由IC的pin放电。
第五章 MOS电路版图设计
2015/8/4
韩 良
1
§5-1 MOS管图形尺寸的设计
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韩 良
2
思考题
1. MOS管沟道的宽长比(W/L)如何确定？
2. MOS管沟道的宽度(W)和长度(L)如何确 定？ 3. MOS管源漏区尺寸如何确定？
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韩 良
3
5.1.1 MOS管宽长比(W/L)的确定 VDD 1. NMOS逻辑门电路 (1)NMOS逻辑门电路是有比电路， ML 根据VOL的要求，确定最小R 。 Vi Vo 2 MI (VDD VTL ) VOL E/E 饱和负载 2R(VOHVTI) 2 VTD (W/L) K I I V DD V其中： OL = = E/D 2RR (VOH L VTE)(W/L)L K MD (2) 根据负载CL情况和速度要求(tr Vo 和tf) 确定负载管和等效输入管的 ME Vi 最小W/L 。
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5.4.1 ESD模式分类 4. 电场感应模式 电场感应模式(FIM)的静电放电发生是因 电场感应而起的。当IC因输送带或其它因素 而经过一电场时，其相对极性的电荷可能会 自一些IC脚而排放掉，在IC通过电
场之后，IC本身便累积了静电荷，此静电荷
会以类似CDM的模式放电出来。
OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
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GND
5.2.3 优化设计 3. 宽沟器件的优化设计 (1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
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2015/8/4 韩 良 4
5.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路（续） (3) 根据静态功耗的要求 来确定负载管最大的W/L 。
(4) 根据上述结果最终 确定负载管和等效输 入管的W/L 。 (5) 根据输入结构和 等效输入管的W/L确 A 定每个输入管的W/L 。
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VDD MP Vi
VDD
Vo MN
A B F
5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路 (1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
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VDD ML Vi MI Vo
VDD
V DD F
B C
MD ME Vo
Vi
5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路 (1) 根据抗干扰能力(噪声容限、 输入转折电压V*)确定0范围。 V* =
VDD+ VTP +VTN o 1 + o VDD VO Vi
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韩 良
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思考题
1. 什么是闩锁效应？它有什么危害？ 2. 如何消除闩锁效应？
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韩 良
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5.3.1 CMOS电路中的闩锁效应 触发的必要条件： 1.两个发射结均正偏 2.βnpn*βpnp> 1 3.IPower>IH
Vi VDD n+ p+ RW p+ Vo n+ RS GND
5.2.2 布线 1. 布线基本原则
最常用的布线层有金属、多晶硅和扩 散区，其寄生电阻和寄生电容有所不同。 电源线、地线选择金属层布线，线宽要 考虑电流容量（一般1mA/m)。 长信号线一般选择金属层布线，应尽量 避免长距离平行走线。 多晶硅布线和扩散区布线不能交叉而 且要短。必须用多晶硅走长线时，应同时 用金属线在一定长度内进行短接。
VDD MP Vo MN
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
2015/8/4 韩 良 6
o增大 Vi
0
V*
VDD
5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续）
(3) 根据上述结果最终确定等效的 PMOS管和NMOS管的最小W/L。 (4) 根据电路结构和等 效的W/L确定每个管 的W/L 。 无比电路VOL与o无关 nor2
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5.4.1 ESD模式分类 ESD-Electrostatic Discharge 静电放电的 4类模式： 1. 人体放电模式(Human-Boday Model, HBM) 2. 机器放电模式(MachineModel, MM) 3. 组件充电模式(Charged-Device Model, CDM) 4. 电场感应模式(Field-Induced Model, FIM)