四位二进制减法计数器 (1)
计算机组成原理4位二进制计数器实验报告
计算机组成原理实验一4位二进制计数器实验姓名：李云弟 学号:1205110115 网工1201【实验环境】1. Windows 2000 或 Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。
【实验目的】1、熟悉VHDL 语言的编写。
2、验证计数器的计数功能。
【实验要求】本实验要求设计一个4位二进制计数器。
要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。
（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。
同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。
数字电路习题库
一、选择题1、时序电路可由（ ）组成。
A.门电路B.触发器或触发器和门电路C.触发器或门电路D.组合逻辑电路 2、下列选项中不是时序电路组成部分的是（ ）。
A.门电路 B.组合逻辑电路 C.触发器 D.寄存器 3、时序电路由门电路和（ ）组合而成A.触发器B.寄存器C.加法器D.译码器 4、时序电路的输出状态的改变（ ）。
A.仅与该时刻输入信号的状态有关 B.仅与时序电路的原状态有关 C.与所述的两个状态都有关 D.与所述的两个状态都无关 5、时序逻辑电路中一定包含（）。
A.触发器B.组合逻辑电路C.移位寄存器D.译码器 6、时序逻辑电路中必须有（）。
A.输入逻辑变量B.时钟信号C.计数器D.编码器7、有一个与非门构成的基本RS 触发器，欲使该触发器保持原状态，即n n Q Q =+1， 则输入信号应为（）。
A.0==R SB. 1==R SC. 0,1==R SD. 1,0==R S 8、有一个或非门构成的基本RS 触发器，欲使该触发器保持原状态，即n n Q Q =+1， 则输入信号应为（）。
A.0==R SB. 1==R SC. 0,1==R SD. 1,0==R S 9、有一个与非门构成的基本RS 触发器，欲使该触发器01=+n Q， 则输入信号应为（）。
A.0==R SB. 1==R SC. 0,1==R SD. 1,0==R S 10、有一个或非门构成的基本RS 触发器，欲使该触发器01=+n Q， 则输入信号应为（）。
A.0==R SB. 1==R SC. 0,1==R SD. 1,0==R S 11、有一个与非门构成的基本RS 触发器，欲使该触发器11=+n Q， 则输入信号应为（）。
A.0==R SB. 1==R SC. 0,1==R SD. 1,0==R S 12、有一个或非门构成的基本RS 触发器，欲使该触发器11=+n Q， 则输入信号应为（）。
A.0==R SB. 1==R SC. 0,1==R SD. 1,0==R S13、对于JK 触发器，输入1,0==K J ，CP 脉冲作用后，触发器的次态应为（）。
数电课设四位二进制减法计数（缺1001101011011110）
成绩评定表课程设计任务书摘要集成芯片的出现以其超高度集成化，开始翻天覆地改变我们的生活。
而传统的电路设计方法却越来越无法适应这极其复杂的电路设计要求。
因此，出现了EDA技术，解决了此问题。
而作为EDA的设计入口语言，VHDL是使用最普遍的一种硬件描述语。
本文就是利用在Quartus环境中用VHDL语言实现四位二进制数减计数（缺1010 1011 1100 1101 1110）。
此外，本文还利用Multisim作为另一种方法实现四位二进制数减计数（缺10101011 1100 1101 1110）及仿真。
关键词：集成；EDA；VHDL目录1课程设计目的 (2)2课设题目实现框图 (3)3实现过程 (4)3．1VHDL实现过程 (4)3.1.1建立工程 (4)3.1.2VHDL源程序 (6)3.1.3编译及仿真过程 (8)3.1.4引脚锁定及下载 (9)3.1.5仿真结果分析 (10)3.2电路设计 (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (13)3.2.3逻辑分析仪显示的波形及仿真结果分析 (14)4设计体会 (15)5参考文献 (16)1课程设计目的1、熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点。
2、在QuartusⅡ环境中用VHDL语言实现（各人题目），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。
在Multisim环境中仿真实现四位二进制数减计数（缺1010 1011 1100 1101 1110），并通过虚拟仪器验证其正确性。
2课设题目实现框图图2.1所示是按照四位二进制减法计数规律画出的状态图。
0101010000110010000100000/0/0/0/0/−−−−←−−−−←−−−−←−−−−←−−−−←↓1/↑0/0110011110001011110011110/0/0/0/0/−−−→−−−−→−−−−→−−−−→−−−−→− /C排列：Q 3n Q 2n Q 1n Q 0n 图2.1四位二进制减法计数规律画出的状态图其中，按照题目要求，在状态过程中不出现1001、1010、1101、1110。
数电填空
1 由555定时器构成的三种电路中，（施密特触发器 ）和（单稳态触发器）是脉冲的整形电路。
2 逻辑函数有五种表示方法，它们分别是（真值表）、（逻辑图）、（逻辑表达式）、（波形图）和（卡诺图 ）。
3 将2004个“1”异或起来得到的结果是（ 0 ）。
4 目前我们所学的双极型集成电路和单极型集成电路的典型电路分别是（ TTL ）电路和（ CMOS ）电路。
5 (101.010)2=( 5.4 )16=( 5.25 )106 (－00101)2的原码为( 100101 )2，补码为( 111011 )27 5个变量可构成 32 个最小项，全体最小项之和为 1 。
8 施密特触发器有（两 ）个稳定状态.，多谐振荡器有（ 0 ）个稳定状态。
9 四位二进制加法计数器的初始状态为0100，四个CP 脉冲后它的状态为 1000 。
10 TTL 门电路输出高电平为 3.4 V ，阈值电压为 1.4 V ；11 触发器按动作特点可分为基本型、 同步型 、主 和边沿型；12 组合逻辑电路产生竞争冒险的内因是 逻辑器件的传输延时 ；13 三位二进制减法计数器的初始状态为101，四个CP 脉冲后它的状态为 001 ；14 四位DAC 的最大输出电压为5V ，当输入数据为0101时，它的输出电压为 5/3 V ；15 A/D 和D/A 转换器最重要的两个指标为 转换数度 和 转换精度 。
16 如图1所示，A=0时，Y= 0；A=1，B=0时，Y= 1 ；17 C A AB Y +=，Y 的最简与或式为 Y AB AC =+；18 如图2所示为TTL 的TSL 门电路，EN=0时，Y 为 高阻态、 ，EN=1时，Y=A Y = ； 19 触发器按逻辑功能可分为RS 触发器、JK 触发器、T 触发器、T’触发器和D 触发器20 四位二进制减法计数器的初始状态为0011，四个CP 脉冲后它的状态为 1111 ；21 按照逻辑功能的不同特点，数字电路可分为 组合逻辑电路 和 时序逻辑电路 。
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
数字电路习题
数字电路习题第一章一、填空题（每题2分，共42分）1. （374.51）10=( ) 8421BCD2. 二进制数（1011.1001）2转换为八进制数为（ ），转换为十六进制数为（ ）。
3. 24218421)(00111000010110=）（4. 108421)(11010110100=）（5. 将（459）10编成（ ）8421BCD6. 108421)(00111000010110=）（7. 54218421)(1010010100=）（8. (1011101) 2=( )10=( )89. （201）10 =（ ）2 = （ ）1610. (65.25) 10=( )2=( )811. 210)()25.276(=12. 余3码10001000对应的2421码为（ ）。
13. 810)()25.76(=14. （11110.11）2=( )10=( )815. 八进制（273）8中，它的第三位数2 的位权为（ ）。
16. 十进制数254.75的二进制编码（ ），十六进制编码 ( )。
17. (1100011.011 )2=( )8 = ( )1618. （26.125）10=（ ）16=（ ）8421BCD19. (365) 10=( )2 =( )1620. (BE) 16=( )10=( )221. 210)()75.436(=第二章一、填空题（每题2分，共62分）1. 异或门如果当作非门使用，应当让其中一个输入端固定接（ ）。
2. 逻辑函数式F=AB+AC 的对偶式为（ ）。
3. 三态门电路的输出有（ ）、（ ）和（ ）3种状态。
4. TTL 与非门多余的输入端应（ ）TTL 或非门多余的输入端应（）。
5. TTL 与门多余的输入端应（ ）TTL 或门多余的输入端应（ ）。
6. 逻辑函数 F=BC B A +⋅的最小项之和表达式为（ ）。
7. Y=（A+B+C ）A B C 对偶式为Y /=（ ）。
数字电路与逻辑设计复习题
数字电路与逻辑设计复习题一、填空题1．将十进制数转换成等值的二进制数、八进制数、十六进制数。
(23.375)10=( )2=( )8=( )162．十进制数74的余3BCD码是。
3．逻辑函数BCCDBA+++))((的对偶式和反演式（用反演规则）分别为：对偶式：；反演式：；4．若采用奇较验方式，信息码为1000101的校验码为0 。
5．若采用偶较验方式，信息码1101101校验位为 1 。
6．钟控RS触发器的特征方程是Sd+!Rd*Qn ，约束条件是(!Sd)=(!Rd) 。
7．同步RS触发器的特性方程为Q n+1=S+!R*Qn_____；约束方程为RS=0。
8．四位同步二进制加法计数器的初始状态为Q3Q2Q1Q0=1101,经过3个CP时钟脉冲作用后，它的状态为Q3Q2Q1Q0= 。
9．触发器有个稳态，存储8位二进制信息要个触发器。
10．四位同步二进制减法计数器的初始状态为Q3Q2Q1Q0=1101,经过5个CP时钟脉冲作用后，它的状态为Q3Q2Q1Q0= 1000 。
11．OC门称为集电极开路门，多个OC门输出端并联到一起可实现线与功能12．三态门的三种可能的输出状态是高电平、低电平、高阻态。
13．具有16位地址码可同时存取8位数据的RAM集成片，其存储容量为64K*8位。
14．具有13位地址码可同时存取8位数据的RAM集成片HM6264，其存储容量为8K*8位。
16．（2008）10=（0101 0011 00111011 ）余3BCD。
17．若(,,)(0,1,3,5,7)mF A B C=∑，则：(F = !A*!B+C)*(,,)F A B C=1,3,5 ，(,,)F A B C=2,4,6 。
18数字电路按照是否有记忆功能通常可分为组合逻辑电路和时序逻辑电路两类。
19．74LS00是 TTL 类型的门电路，CC4069是 CMOS 类型的门电路。
（选择填TTL 或CMOS ）20．一数据选择器，A1A0为地址信号，D 1=1，D 2=1,D 0=D 3=C;当A1A0=01时，F= 1 ;当A1A0=10时，输出F= 1 。
数字逻辑2014-2015(2)复习资料
第一章数制与编码1、二、八、十、十六进制数的构成特点及相互转换；2、有符号数的编码；3、格雷码的特点；各种进制如何用BCD码表示；4、有权码和无权码有哪些？例：一、选择题1、（1100110）B=（）8421BCD=（）D=（）H=（）O （178）10=（）2=（）8421BCD=（）16=（）82、将数1101.11B转换为十六进制数为（ A ）A. D.C HB. 15.3HC. 12.E HD. 21.3H3、在下列一组数中，最大数是（）。
A.(258)DB.(100000001 )BC.(103)HD.(001001010111 )8421BCD4、若用8位字长来表示，（-62）D=( )原5、属于无权码的是（）A.8421 码B.余3 码C.2421 码D.自然二进制码6、分别用842lBCD码表示(10011000)2为（）A.230B.98C.9807、十进制数33的余3码为（）。
A.00110110B.110110C.01100110D.1001008、数字电路中使用的数制是（）。
A.二进制B.八进制C.十进制D.十六进制9、二进制数[101101]2和下列数中（）相等A.[46]10B.[2D]16C.[54]8D.[101101]BCD10、在时间和数值上都断续变化的离散信号叫做（）。
A.数字信号B.断续信号C.模拟信号D.连续信号二、判断题1、格雷码具有任何相邻码只有一位码元不同的特性。
（）2、8421BCD码、5421BCD码、2421BCD码都是有权的二-十进制编码。
（）3、BCD码是一种人为选定的0～9十个数字的代码，可以有许多种。
（）4、8421BCD码是有权的二-十进制编码。
( )第二章逻辑代数基础1、基本逻辑运算和复合逻辑运算的运算规律、电路符号；2、逻辑代数的基本定律及三个规则；3、逻辑函数表达式、逻辑图、真值表及相互转换；4、最小项、最大项的性质；5、公式法化简；卡诺图法化简（有约束的和无约束的）。
第9章时序逻辑电路习题解答
第九章习题参考答案9-1对应于图9-la 逻辑图，若输入波形如图9-54所示，试分别画出原态为0和原 态为1对应时刻得Q 和◎波形。
3D 八图9-54逆9-1图解得到的波形如题9-1解图所示。
9-2逻辑图如图9-55所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑 真值表，说明它们是什么类型的触发器。
解 对于（a ）：由图可写出该触发器的输出与输入的逻辑关系式为：(9-1)原态为•丿京态为a) b)图9-55题9-2图下面按输入的不同组合，分析该触发器的逻辑功能。
(1) R n =1、S D =0若触发器原状态为0，由式(9-1)可得Q=0、Q =1 ；若触发器原状态为1，由式(9-1) 同样可得Q =0、Q = 1。
即不论触发器原状态如何，只要R D =1、S° =0，触发器将置成0态。
(2) R D=0、S°=l用同样分析可得知，无论触发器原状态是什么 > 新状态总为：Q =1・Q=0，即触发器被置成1态。
(3) R[)=Sj)=0按类似分析可知，触发器将保持原状态不变。
⑷= s° = 1两个“与非”门的输出端Q和Q全为0，这破坏了触发器的逻辑关系，在两个输入信号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。
因此这种情况是不允许出现的。
逻辑真值表如表9-1所示，这是一类用或非门实现的基本RS触发器，逻辑符号如題9-2(a) 的逻辑符号所示。
对于(b)：此图与(a)图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP =1时的功能与(a)相同，真值表与表9-1相同；而在CP=0时相当于(a)中(3)的情况，触发器保持原状态不变。
逻辑符号见趣9-2 (b)逻辑符号。
这是一类同步RS触发器。
Q1000]表9」題9・2 (a)真值表00不变1 1 不定题9・2 (a)的逻辑符号9-3同步RS 触发器的原状态为1，R 、S 和CP 端的输入波形如图9-56所示，试画出 对应的Q 和。
数字电子技术期末复习题
1、已知Y=A （B+C ）+CD ，则＝ 。
2、已知，则Y ’＝ 。
3、三态门的三个状态分别是逻辑1态、逻辑0态和 。
4、若电源电压为V DD ，则COMS 反相器的阈值电压为 。
5、矩形脉冲的脉冲宽度与脉冲周期的比值，即q=t w /T 称为 ，它也可以认为是一个周期内 电平持续的时间。
6、全体最小项之和为 ，任意两个最小项的乘积为 。
7、请写出摩根定理的表达式： 。
8、TTL 反相器的输入端悬空相当于 （A 逻辑高电平、B 逻辑低电平）。
9、环型振荡器是利用延迟 反馈产生振荡的，它是将 个反相器首尾相接而构成的。
10、在设计任意进制计数器时，实现跳跃的方法有 和 两种。
11、全体最大项之积为 ，任意两个最大项之和为 。
12、=⊕1A 。
13．n 个变量有 个最小项。
14．当T 触发器的控制端接至固定的高电平时（即T 恒等于1），则特性方程为=+1n Q 。
有时也将这种接法的触发器叫做 触发器。
15．写出主从JK 触发器的特性方程 。
16．写出T 触发器的特性方程 。
17．写出D 触发器的特性方程 。
18．一个五位二进制加法计数器，由00000状态开始，问经过169个输入脉冲后，此计数器的状态为 。
19．某寄存器由D 触发器构成，有4位代码要存储，此寄存器必须有 个触20．描述同步时序电路有三组方程，指的是、和。
21．施密特触发器具有两个重要特点：一是施密特触发器属于触发，对于缓慢变化的信号同样适用，因此是一种优良的波形整形电路；二是具有特性，提高了它的抗干扰能力。
22．单稳态触发器有稳态和暂稳态两个不同的工作状态，暂稳态维持时间的长短取决于，与触发脉冲的宽度和幅值。
23．石英晶体多谐振荡器的振荡频率取决于石英晶体的频率，与外接电阻和电容。
24．压控振荡器是一种频率可控的振荡器，它的振荡频率随输入的变化而变化。
25．有同步RS触发器、维持阻塞D触发器、主从JK触发器，其中抗干扰能力最强的是，具有约束条件的是，具有空翻现象的是。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
康华光数字电路试题总结
7.半导体存储器从存、取功能上可以分为两大类，即（）A、ROM和PROMB、ROM和RAM
C、E PROM和RAMD、ROM和EPROM
8.集成计数器 被接成如图3所示电路，系统的进制和初始状态为（）
A.九进制、1010
B.十进制、1010
C 逐位，逐位 D超前，超前
4. 要求JK触发器状态由0→1，其激励输入端JK应为 （ ）
A、JK=0×B、JK=1×C、SR=×0 D、SR=×1
5.同步计数器和异步计数器比较，同步计数器的显著优点是 ( )A、工作速度高B、触发器利用率高
C、电路简单D、不受时钟CP控制
6、下列逻辑电路中为时序逻辑电路的是 ( ）
6. 利用触发器构造一个模6计数器至少需要个触发器；包含个有效状态。
7.四位二进制减法计数器的初始状态为0011，四个CP脉冲后它的状态为。
8. 对于 触发器，若 ，则可完成触发器的逻辑功能。
9. 5个变量可构成个最小项，全体最小项之和为。
10．一个容量为 的RAM，则共有个存储单元，根地址线，根数据线。
10.用555定时器构成单稳态触发器，其输出脉宽为（）A、0.7RC B、1.1RC C、1.4RC D、1.8RC
1.数字系统按组成方式可分为、两种。
2.逻辑函数的三种表示方法分别是、和。
3.漏极开路门在使用时，必须要外接。
4.组合逻辑电路中的竞争冒险是由于信号在门电路中传输时存在。
5. JK触发器具有个稳定状态，在输入信号消失后，它能保持不变。
3.OD门或OC门的输出端可以直接相连，以实现逻辑功能。
4.组合逻辑电路中的竞争冒险是由于信号在门电路中传输时存在。
数字电路练习题
数字电路练习题一 填空题：1．逻辑函数Y AB C =+表示成最小项表达式（ ）。
2．将2004个“1”异或起来得到的结果是（ ）。
3．半导体存储器的结构主要包含三个部分，分别是（ ）、（ ）、（ ）。
4．由555定时器构成的三种电路中，（ ）和（ ）是脉冲的整形电路。
5．逻辑函数有四种表示方法，它们分别是（ ）、（ ）、（ ）和（ ）。
6.目前我们所学的双极型集成电路和单极型集成电路的典型电路分别是（ ）电路和（ ）电路。
7．施密特触发器有（ ）个稳定状态.，多谐振荡器有（ ）个稳定状态。
8. 在室温下，TTL 门电路输出高电平为 V ，阈值电压为 V ，输出低电平 V 。
CMOS 门电路输出高电平可接近 ，输出电电平接近 V 9. 触发器按电路结构可分为 、 和 ；10. 组合逻辑电路产生竞争冒险的内因是 ；11. 三位二进制减法计数器的初始状态为101，四个CP 脉冲后它的状态为 ； 12. 如图1所示，A=0时，Y= ；A=1，B=0时，Y= ； 13 C A AB Y +=，Y 的最简与或式为 ；14. 如图2所示为TTL 的TSL 门电路，EN=0时，Y 为 ，EN=1时，Y= ； 15. 触发器按逻辑功能可分为RS 、JK 、 、 和D ；16 四位二进制减法计数器的初始状态为0011，四个CP 脉冲后它的状态为 ； 17. 数字系统中常用的各种数字部件，就其结构和工作原理而言可分为两大类， 即 和 。
二 选择题1．十进制数3.625的二进制数和8421BCD 码分别为（ ）A ． 11.11 和11.001B ．11.101 和0011.011000100101C ．11.01 和11.011000100101D ．11.101 和11.101 2．下列几种说法中错误的是（ ）A ．任何逻辑函数都可以用卡诺图表示。
B ．逻辑函数的卡诺图是唯一的。
C ．同一个卡诺图化简结果可能不是唯一的。
触发器和时序逻辑电路测试题
触发器和时序逻辑电路测试题（十二章，十三章）一、填空题1、存放N为二进制数码需要_______个触发器。
2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状态为1111，然后向高位发_____信号。
3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的触发器两部分组成。
4、十进制计数器最少要用______个触发器。
5、用N个触发器可以构成存放_______位二进制代码寄存器。
6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位________逻辑电路和_________逻辑电路两大类。
7、8421BCD码位1001，它代表的十进制是_________。
8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲，计数状态位________。
9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。
10、同步计数器各个触发器的状态转换，与________同步，具有______特点。
11、寄存器在断电后，锁存的数码_______。
12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二进制数码_________到______6个状态。
二、判断题、1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。
（）2、移位寄存器即可并行输出也可串行输出。
（）3、右移寄存器存放的数码将从低位到高位，依次串行输入。
（）4、八位二进制能表示十进数的最大值是256. （）5、表示一位十进制数至少需要二位二进制。
（）6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。
（）7、数码寄存器存放的数码可以并行输入也可以串行输入。
（）8、显示器属于时序逻辑电路类型。
（）9、计数器、寄存器和加法器都属于时序逻辑电路。
（）10、时序逻辑电路具有记忆功能。
（）11、用4个触发器可构成4位二进制计数器。
《数字逻辑电路》试题2
一、选择题（每小题1.5分）第一章：1. 带符号位二进制数10011010的反码是（ ）。
A. 11100101B. 10011010C. 10011011D. 111001102. 十进制数5对应的余3码是（ ）。
A. 0101B. 1000C. 1010D. 11003. 二进制代码1011对应的格雷码是（ ）。
A. 1011B. 1010C. 1110D. 0001第二章：1. 下列公式中哪一个是错误的？ （ ）A. A A 0=+B. A A A =+C. B A )B A ('+'='+D. )C A )(B A (BC A ++=+2. 下列各式中哪个是三变量A 、B 、C 的最小项？ （ ）A. B A ''B. C B A +'+'C.ABCD. C B '+'3. 下列函数中不等于A 的是（ ）。
A. A ＋1B. A ＋AC. A ＋ABD. A （A ＋B ）4. 在逻辑代数的加法运算中，1＋1＝（ ）。
A. 2B. 1C. 10D. 05. A ⊕1＝（ ）。
A. AB. 1C. A 'D. 06. 含有A 、B 、C 、D 四个逻辑变量的函数Y=A+B+D 中所含最小项的个数是（）。
A. 3 B. 8 C. 14 D. 167. 下列函数中等于AB 的是（ ）。
A. （A ＋1）BB. （A ＋B ）BC. A ＋ABD. A （AB ）8. 为了将600份文件顺序编码，如果采用二进制代码，最少需要用（ ）位。
A. 3B. 10C. 1024D. 6009. 为了将600个运动员顺序编码，如果采用八进制代码，最少需要用（ ）位。
A. 3B. 4C. 10D. 75第三章：1. 采用漏极开路输出门电路（OD 门）主要解决了（ ）。
A. CMOS 门不能相“与”的问题B. CMOS 门的输出端不能“线与”的问题C. CMOS 门的输出端不能相“或”的问题2. 下列哪个特点不属于CMOS 传输门？（ ）A. CMOS 传输门属于双向器件。
数字电子技术实验报告(学生版)
数字电子技术实验报告开课实验室 指导教师 班级 学号 姓名 日期实验项目 实验一 TTL 逻辑门电路 和组合逻辑电路一、实验目的1．掌握TTL “与非”门的逻辑功能.2．学会用“与非”门构成其他常用门电路的方法。
3．掌握组合逻辑电路的分析方法与测试方法。
4．学习组合逻辑电路的设计方法并用实验来验证.二、预习内容1．用74LS00验证“与非”门的逻辑功能Y 1=AB 2．用“与非"门(74LS00）构成其他常用门电路Y 2=A Y 3=A+B=B A Y 4=AB B AB A实验前画出Y 1——Y 4的逻辑电路图,并根据集成片的引脚排列分配好各引脚。
3.画出用“异或”门和“与非”门组成的全加器电路。
(参照实验指导书P 。
75 图3—2-2）并根据集成片的引脚排列分配好各引脚。
4．设计一个电动机报警信号电路.要求用“与非”门来构成逻辑电路。
设有三台电动机，A 、B 、C 。
今要求：⑴A 开机，则B 必须开机；⑵B 开机，则C 必须开机；⑶如果不同时满足上述条件，则必须发出报警信号。
实验前设计好电动机报警信号电路。
设开机为“1”,停机为“0”；报警为“1”，不报警为“0”。
(写出化简后的逻辑式，画出逻辑图及引脚分配)三、实验步骤1． 逻辑门的各输入端接逻辑开关输出插口,门的输出端接由发光二极管组成的显示插口。
逐个测试逻辑门Y 1-Y 4的逻辑功能，填入表1-1表1-12． 用74LS00和74LS86集成片按全加器线路接线，并测试逻辑功能。
将测试结果填入表 1—2.判断测试是否正确。
图中A i 、B i 为加数，C i —1为来自低位的进位；S i 为本位和,C i 为向高位的进位信号.表1—23.根据设计好的电动机报警信号电路用74LS00集成片按图接线，并经实验验证.将测试结果填入表1—3。
表1-3四、简答题1．Y4具有何种逻辑功能？2．在实际应用中若用74LS20来实现Y=AB时，多余的输入端应接高电平还是低电平? 3．在全加器电路中,当A i=0,S i＊=1，C i=1时C i—1=？数字电子技术实验报告开课实验室 指导教师 班级 学号 姓名 日期 实验项目 实验二 组合逻辑电路的设计一、实验目的1．掌握用3线- 8线译码器74LS138设计组合逻辑电路。
数字电子技术考试题及答案
数字电⼦技术考试题及答案数字电⼦技术考试题及答案太原科技⼤学数字电⼦技术课程试卷 B 卷⼀、单选题（20分，每⼩题1分）请将本题答案全部写在下表中1、8421BCD 码10000001转化为⼗六进制数是( )。
A 、15 B 、51 C 、81 D 、182、n 位⼆进制数的反码或其原码，表⽰的⼗进制数是( )。
A 、21n - B 、2n C 、12n - D 、2n3、TTL 与⾮门多余输⼊端的处理是( )。
A 、接低电平B 、任意C 、通过 100电阻接地D 、通过 100k 电阻接地 4、OD ⾮门在输⼊为低电平（输出端悬空）情况下，输出为( )状态。
A 、⾼电平 B 、低电平 C 、开路D 、不确定5、与()YA B A 相等的逻辑函数为（）。
A 、YB B 、Y AC 、Y A BD 、Y A B6、下列(,,)F A B C 函数的真值表中1Y 最少的为( )。
A 、Y C =B 、Y ABC = C 、Y AB C =+D 、Y BC C =+ 7、( )是组合逻辑电路的特点。
A 、输出仅取决于该时刻的输⼊B 、后级门的输出连接前级门的输⼊C 、具有存储功能D 、由触发器构成 8、半加器的两个加数为A 和B ，（）是进位输出的表达式。
A 、AB B 、A B C 、AB D 、AB9、欲使JK 触发器1nQ Q ，J 和K 取值正确的是（）。
Q B 、J K Q C 、0J K D 、,1J Q K10、字数为128的ROM 存储器存储容量为1204位，字长为（）位，地址线为（）根。
A 、8，8 B 、8，7 C 、4，7 D 、4，811、⼀个四位⼆进制减法计数器初始状态为0110，经过101个脉冲有效沿触发后，它的输出是 ( )。
A 、0000B 、0001C 、0011D 、001012、要⽤1K×8的RAM 扩展成8K×16的RAM ，需选⽤( )译码器。
二进制计数器
图5-17 4位二进制同步加法计数器74LS161的逻辑符号
如表5-6所示为74LS161的功能表。
清零 RD 0 1 1 1 1
预置 LD × 0 1 1 1
使能
EP ET ××
××
0× ×0
1
1
表5-6 74LS161的功能表
J1 J2
K1 K2
Q0 Q0Q1
J3 K3 Q0Q1Q2
由于该电路的驱动方程规律性较强，只需用“观察法”就 可画出时序波形图或状态转换表（参见表5-4）。
表5-4 4位二进制同步加法计数器的状态转换表
计数脉冲序号 0 1 2 3 4 5 6
电路状态 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110
如图5-11所示为JK触发器组成的4位异步二进制加法计数器的 电路结构。
图5-11 4位异步二进制加法计数器的电路结构
图5-11中，将JK触发器连接成T触发器（即 J K 1 ）的 形式，最低位触发器 FF0的时钟脉冲输入端接计数脉冲CP，其 他触发器的时钟脉冲输入端接相邻低位触发器的Q端。
由于该电路的连线简单且规律性强，因此无须用前面介绍的 分析步骤进行分析，只需进行简单的观察与分析就可画出时序波 形图和状态转换图，这种分析方法称为“观察法”。
2）二进制同步减法计数器
如表5-5所示为4位二进制同步减法计数器的状态转换表。
计数脉冲序号
电路状态 Q3Q2Q1Q0
等效十进制数
0
0000
0
1
1111
15
2
1110
14
3
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成绩评定表课程设计任务书摘要Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，应用范围非常广泛，由于数字系统中高低电平分别用0和1表示，数字电路问题可以转化成逻辑问题，可以通过仿真电路表示出来，进行观察和研究，并且可以下载到实验箱上。
此次课程设计我将使用VHDL设计一个四位二进制减法器。
Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
在这次课设中我将用它绘制出电路图，进行四位二进制减法器模拟。
关键词：Quartus II；VHDL；Multisim；减法器目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2编译程序 (7)1.3波形仿真 (11)1.4引脚锁定与下载 (15)1.5仿真结果分析 (16)2、MULTISIM实现过程 (16)2.1求驱动方程 (16)2.2画逻辑电路图 (20)2.3逻辑分析仪的仿真 (21)2.4结果分析 (21)四、总结 (23)五、参考书目 (24)一、课程设计目的1：了解四位二进制计数器工作原理和逻辑功能。
2：掌握计数器电路的分析、设计方法及应用。
3：学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制减法计数器用四个CP 上升沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0000 0001 0010三个状态，这在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：↓−−−−←−−−−←−−−−←−−−−←−−−−←−−−−←−−−→−−−−→−−−−→−−−−→−−−−→−−−−→− 1000011101100101010000111/10011010101111001101111011110/0/0/0/0/0/0/0/0/0/0/0/B:状态转换图三、实现过程1.QUARTUSII实现过程1.1建立工程.图1-1 QUARTUS软件的启动界面（1）点击File –> New Project Wizard创建一个新工程，系统显示如图5-2。
图1-2 工程创建向导的启始页（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图1-3所示；（3）点击Next，若目录不存在，系统可能提示创建新目录，如图1-4所示，点击“是”按钮创建新目录，系统显示如图1-5所示；（4）系统提示是否需要加入文件，在此不添加任何文件；（5）点击Next，进入设备选择对话框，如图1-6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；（6）点击Next，系统显示如图1-7，提示是否需要其他EDA工具，这里不选任何其他工具；（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图1-8，在窗口左侧显示出设备型号和该工程的基本信息等。
图1-3 输入工程名称、存储目录图1-4 提示是否创建新文件夹图1-5 提示是否添加文件图1-6 芯片型号选择图1-7 提示是否利用其他EDA设计工具图1-8 工程阐述汇总1.2编译程序为实现用一个拨码开关控制一个LED亮灭的功能，可用VHDL编写一个程序实现，具体操作过程如下：（1）点击File->New创建一个设计文件，系统显示如图1-9；图1-9 创建一个设计文件（2）选择设计文件的类型为VHDL File；（3）点击OK，系统显示如图1-10，窗口右侧为VHDL的编辑窗口。
图1-10 新建的一个VHDL源文件的编辑窗口（4）在编辑窗口中编辑以下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count_1 isport(cp,r:in std_logic;q:out std_logic_vector(3 downto 0));end count_1;architecture one of count_1 issignal count:std_logic_vector(3 downto 0); beginprocess(cp,r)beginif r='0'then count<="0000";elsif cp'event and cp='1'thenif count="0000"thencount<="1111";elsif count="1111"thencount<="0011";else count<=count-1;end if;end if;end process;q<=count;end one;（5）输入程序后，存盘，如图1-11所示：图1-11 存盘( 6 ) 点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图1-12所示：图1-12 编译结果显示1.3波形仿真（1 ）建立时序仿真文件,如图1-13所示，选择“Vector Waveform File”，出现图1-13的界面，在Name空白处击右键，Insert→Insert Node or Bus。
图1-13图1-14在图1-14中单击图1-15在图1-15中单击，再单击→OK→OK。
如图1-16所示图1-16图1-17仿真文件存盘时，文件名字必须与顶层文件同名，即count10，默认即可。
图1-18图1-18是为仿真输入赋值的。
如想赋值‘1’，单击。
（2 ）单击菜单进行仿真图1-19仿真结果如图1-20。
图1-20 仿真波形1.4引脚锁定与下载左上侧Assignment选项中选Pins，下侧Location分配引脚：cp-PIN_28 q[3]-PIN_114 q[2]-PIN_115 q[2]-PIN_116 q[1]-PIN_117 r-PIN_49。
图1-21右键点击Tools ——〉Programmer ，图1-221.5仿真结果分析由仿真波形图可以清楚地看到在一个周期之内，即由大到小，依次完成了四位二进制减法计数的功能。
其中由于缺了0000 0001 0010三个状态，即缺了十进制数中的0 1 2三个数，在波形仿真中，在这几个状态处发生跳变，即由0011直接跳回到1111，即完成一个周期的计数，不断循环往复，进行计数。
2. Multism 实现过程2.1求驱动方程相关结构示意框图和状态转换图见上（二）所示步骤。
选择四个时钟脉冲下降沿触发的JK 触发器，因要使用同步电路，所以时钟方程应该为CP CP CP CP CP ====3210（1）求状态方程由所示状态图可直接画出如图 2.1所示电路次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图，再分解开便可以得到如图2.2所示各触发器的卡诺图。
图2.1次态13+n Q 12+n Q 10+n Q 的卡诺图 将上述卡诺图对应拆成四个卡诺图，分别求出13+n Q 、12+n Q 、11+n Q 、10+n Q 表达式如下所示：(a) 13+n Q 的卡诺图(b) 12+n Q 的卡诺图（c ）11+n Q 的卡诺图（d ）10+n Q 的卡诺图 图2.2 各触发器的卡诺图(1)根据卡诺图进行相应化简即得到状态方程，如下：nn n n n n n n n n n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0230101011120130121201232313)()()(+=+=+++=+++=++++（2）求驱动方程由于JK 触发器的特性方程为n n n Q K Q J Q +=+1用状态方程与特性方程做比较，可得对应驱动方程，如下：nn n n n n n n n n n nQ Q K J K Q J Q Q K Q Q Q J Q Q Q K Q J 230010101230120123231====+=+=++==2.2画逻辑电路图根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如图2.3所示的逻辑电路图。
图2.3 逻辑电路图2.3逻辑分析仪的仿真图2.4逻辑分析仪的仿真检查电路能否自启动：把无效状态0010 0001 0000带入输出方程和和状态方程进行计算，结果如下：1111000011010001110100110/0/0/−−−→−−−−→−−−−→− 由此可见，在CP 操作下都能回到有效状态，即电路能够自启动。
2.4结果分析Multism 是一种虚拟仪器，可以用来验证电路的设计的正确性。
根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。
本设计中，选用四个时钟脉冲上升沿触发的JK 触发器来实现四位二进制减法计数器。
逻辑电路图中，四个小红灯和一个绿灯即为显示器，从左到右显示时序图中的十三种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。
由于其中缺了0010 0001 0000三种状态，所以在计数过程中会发生跳变，即先从0011直接跳回到1111，周而复始。
逻辑分析仪类似于QUARTUSII环境下的波形仿真，是对计数器的另一种直观的描述。
其中，高电平表示“1”，低电平表示“0”，也可以对计数器的功能进行测试及检验。
四、总结在这次数字电路课程设计中，我认真研究题目，进行反复练习。
但是因为首次进行数字电路的课程设计，对于相关设计过程和分析方法并不大熟练。
但在几次失败的尝试后，最终还算顺利完成，通过这次课设加深了我对这门课的理解，对我有很大的提高。
在设计过程中，出现了突发的问题，这些问题在平时实验时没有出现。
比如在最后往实验箱导入时就发生了突发的问题。
还有的是基础不扎实，导致求驱动方程时总是有错误，浪费了大量的时间并且导致画电路图出错。
但我坚持不懈的求解，最后还是成功了。
在学习过《数字电路技术基础简明教程》之后，我已经算是掌握了一定的数字电路设计的基础以及相应的分析方法、实践能力以及自学能力。